Verilog 的高阻态赋值不可综合的问题

最新推荐文章于 2023-07-06 10:00:38 发布
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分类专栏： MIPI 文章标签： Verilog 可综合
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Verilog 的高阻态赋值不可综合的问题


MIPI开发遇到了一个阻塞语句:

		   
           LP[1]       <=  <span style="color:#ff6666;">(mark1_bta & bta_counter==31 ) ? 1'bz</span>                    : 
		                  (bit_counter!=0) ? q_onehot_data[2*bit_counter-1]        :
                          
                          (stop_escape ) ? 1'b1                                    : 
                          (q_stop_en ) ? 1'b1                                      : 1'b1;

用Active-HDL 10.2模拟结果挺好的，其中红色部分是我新加的逻辑，但是到了板子上总是无法运行，它的值根本不变化，一直是0.


折腾到最后，发现把高阻的判断放到非阻塞赋值就好了:

     assign Lp = <span style="color:#006600;">(mark1_bta & bta_counter==32 ) ? 1'bz</span> : LP[1];  //看了起来只有把高阻判断放在这里才有效的 2016/06/05


估计此问题是Lattice Diamond 3.7的bug.

net_wolf
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FPGA内部信号避免高阻态
weixin_30466039的博客
10-05 1191
RT，否则警告Warning: Tri-state node(s) do not directly drive top-level pin(s)，会利用或门代替中间的扇出fan-out. 原因：在进行FPGA设计时，对于FPGA内部的信号不能出现被赋值为高阻的状态，只有顶层的信号，即输出的信号才可以赋值为高阻态。 找出这个信号，然后把赋值为x'bz改为x'b0或x'b1(具体是改为x'b0还是...
Verilog HDL 入门
最新发布
小pp的博客
02-08 447
变量和常量定义（如reg, wire, parameter, localparam等）控制结构（如if-else语句, case语句, for循环, while循环等）赋值语句（assign, initial, always等）运算符和表达式（算术运算符, 逻辑运算符, 位运算符等）时序控制（时钟信号, 复位信号, 使能信号等）1.1.2 整数数值表示方法。注释（单行注释和多行注释）模块（module）定义。
Verilog可综合与不可综合语句汇总
04-17
Verilog可综合与不可综合语句汇总,讲得挺透彻的，值得一看
verilog语法 — 阻塞赋值和非阻塞赋值
mine_haha的博客
03-24 1966
前言   对于过程赋值语句，就是在initial和always语句块中进行赋值的语句，且赋值对象只能是寄存器变量类型，右边的表达式可以是任意操作符的表达式。过程赋值语句，又分为阻塞赋值和非阻塞赋值语句。 1. 阻塞赋值   阻塞赋值的语法如下： 寄存器变量 = 表达式 ； 右边表达式的逻辑计算和对左边寄存器变量的赋值是一个统一操作中的两个小操作，这两个小操作之间没有任何其他的操作。 如果多个阻塞语句出现在 begin……end 语句中，前面的阻塞语句在执行时会完全阻塞之后的语句，知道前面的阻塞语
【Verilog】高级语句
horizon_ys的博客
08-21 1906
Verilog高级语句 结构语句 initial 和 always ​  initial语句在模块中只执行一次。常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于存储器变量赋初值。 ​  always语句一直不断重复，必须和一定的时间控制相结合。 initial begin sys_clk <=1'b0; sys_rst_b <=1'b0; touch_key <=1'b1; #20 sys_rst_n <=1'b1;
verilog自加为什么会出现高阻态
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07-30 3212
自加输出高阻态的原因
软硬件学习记录4—— Verilog语言中的阻塞赋值和非阻塞赋值
景墨轩
05-14 394
在 always语句块中， Verilog语言支持两种类型的赋值：阻塞赋值和非阻塞赋值。阻塞赋值使用 “ = ” 语句；非阻塞赋值使用 “ <= ” 语句。 阻塞赋值 “ = ” ：在一个“ begin …end ”的多行赋值语句，先执当前行的赋值语句，再执行下一行的赋值语句。一行一行地执行。 非阻塞赋值 “ <= ” ：在一个“ begin …end ”的多行赋值语句，在同一时间内同时赋值。 代码示例： begin c = a; d = c + a; end begin c &lt
verilog 可综合语句总结
08-15
- 避免在 `case` 语句中使用 `x` 或 `z` 值，因为它们表示未知或高阻态，可能引起综合问题。 6. **不可综合的特定语句**： - `initial` 语句仅在测试平台中使用，不能综合。 - `event` 用于同步测试平台，不支持...
Verilog inout 双向口使用和仿真-综合文档
05-14
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verilog 给信号赋值x
03-29
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三态门在FPGA中的实现与仿真
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在现代数字电路系统中，三态门是一种不可或缺的逻辑组件，尤其在处理多设备共享总线的场合。随着FPGA（Field Programmable Gate Array）技术的发展，三态门的硬件描述语言实现和仿真变得更加重要。本文将详细介绍...
verilog基本语法之可综合，阻塞与非阻塞（十三）
创芯人--fly的博客
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综合，阻塞与非阻塞赋值
Verilog 逻辑值
qq_37858023的博客
04-28 669
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Verilog赋值与执行方式
wo___fu的博客
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assign 定义的组合逻辑只能对 wire 类型赋值，而且必须是阻塞赋值；always、initial 定义的逻辑只能对 reg 类型赋值。的参数都默认为 wire 类型，TestBench 必须使用 wire 类型作为输出。always 模块中使用相同的赋值方式；同一变量不要在不同的 always 语句赋值。Verilog 的语句执行分为并行执行和顺序执行，执行方式取决于模块语句的赋值方式。阻塞赋值的语句为顺序执行，非阻塞赋值的语句为并行执行。
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仿真时信号出现高阻态 1. 在第一个module中输出了一个reg； 2. 在第二个module中这个reg作为输入； 3. 仿真时看到第一个module中输出正常，但是在第二个module中这个reg始终为高阻态； 分析后发现，其原因是，Test Bench中要对中间输出信号做声明，不声明的话就会这样； Test Bench： resize_img_Y为上文所说的reg，必须
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verilog中的inout端口与三态门、高阻态的使用
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在做芯片设计写硬件描述语言时，对于初学者必然面对的一个问题是，该如何使用阻塞赋值和非阻塞赋值。对于个问题，首先要理解什么是阻塞赋值？什么是非阻塞赋值？ 阻塞赋值 从形式上来看，阻塞赋值用等号（=）表示。从字面意思上来看，赋值时被阻塞了。比如a=b，意思是把b值赋给a，从表达上来看a永远和b的值是相等的。但是如果b是一个表达式，比如b=c+d+e，或者其他复杂表达形式，那么要想让b值赋到a上，那么b必须完成c+d+e计算。那么这样a被赋值是有一个阻塞的过程。 非阻塞赋值 从形式上来看，非阻塞赋值用小于
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