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原创 FPGA 多屏多画面视频拼接器

经济型多画面拼接器功能:1:多拼接屏多视频窗口。拼接屏单屏数量及单屏视频窗口数量均可扩展。2:能实现画中画、画面跨屏漫游、画面任意尺寸无级缩放拉伸、画面遮挡叠加、静态图片显示、OSD文字叠加显示。3:单屏视频数量四路(最大可扩展到32路)。4:多屏多画面视频完美同步。经济型多画面拼接优点:1:拓扑简单,清晰,可方便灵活配置部署。2:可级连可扩展。3:成本低。经济型多画面拼接缺点...

2020-03-23 09:42:37 5631 2

原创 由于 MAC 地址的问题,导致网络不通的原因和分析

由于 MAC 地址的问题,导致网络不通的原因和分析多播MAC地址格式组播MAC地址格式多播地址只能当目的 MAC 地址,不能当成源 MAC 地址多播地址只能当目的 MAC 地址会被交换机过滤掉

2023-10-09 10:17:41 1005

原创 Verilog 锁相环参数动态自动生成,Xilinx MMCM 和 PLL 动态配置频率

本文介绍了Xilinx MMCM 和 PLL 的动态配置的方法Verilog 代码计算生成 PLL_M、PLL_D、PLL_N动态输出一个自定义频率的时钟提供 VIVADO 仿真工程下载

2023-05-04 12:55:43 1478 2

原创 verilog阻塞赋值和非阻塞赋值

Verilog阻塞赋值和非阻塞赋值Verilog阻塞赋值和非阻塞赋值区别Verilog阻塞赋值和非阻塞赋值用法Verilog阻塞赋值和非阻塞赋值注意事项

2022-10-24 14:50:48 561

原创 FPGA verilog 临近插值任意比例视频缩小代码(多像素并行,能支持8K60)

支持多像素并行处理,能支持 4K30,4K60,8K30,8K60 分辨率的视频缩小FPGA verilog Nearest Video Scaler 临近插值视频缩小算法实现,视频分割算法,任意比例缩放,视频分割,是做视频分割的极佳选择。

2022-10-07 20:14:08 3437 5

原创 AXI EPC IP 使用详细说明

FPGA 通过 AXI 扩展各种计算机外设芯片,兼容 EMI(External Memory Interface) 外部存储器接口,可通过该接口外接多种外设芯片。AXI EPCAXI TO EMIPCIE TO EMI

2022-09-21 16:38:17 2659 2

原创 FPGA verilog 临近插值任意比例视频缩放代码

FPGA verilog Nearest Video Scaler 临近插值视频缩放算法实现,视频分割算法,任意比例缩放,不到 300 行代码,在 XILINX Artix-7 FPGA 上轻松实现 8 路 1080P60 视频分割,是做视频分割的极佳选择。

2022-08-25 14:17:09 3645 19

原创 用 C 语言编写的临近缩放算法

用 C 语言实现临近缩放算法,可以帮助阅读”临近缩小 video_scale_down_near.sv“算法的理解。

2022-08-22 10:47:43 512

原创 Syetem Verilog 将视频流输出写入 BMP 图片文件 testbench 激励代码

Xilinx Vivado FPGA Syetem Verilog 图像视频算法仿真,图像视频缩放算法仿真,用图片文件代替视频数据来做图像视频缩放算法仿真。临近缩放算法的仿真。

2022-08-22 10:45:10 667

原创 Syetem Verilog 用BMP图片文件产生视频流 testbench 激励代码

Xilinx Vivado FPGA Syetem Verilog 图像视频算法仿真,图像视频缩放算法仿真,用图片文件代替视频数据来做图像视频缩放算法仿真。临近缩放算法的仿真。

2022-08-22 10:43:46 603

原创 System Verilog 视频缩放图像缩放 vivado 仿真

Xilinx Vivado FPGA Syetem Verilog 视频缩放图像缩放 vivado 仿真,图像视频处理算法用图片文件代替视频数据来做图像视频缩放算法仿真。临近缩放算法的仿真。System Verilog 读写 BMP 图片文件

2022-08-22 10:41:34 3028 6

原创 FIR 高级应用 - 多通道实验 (四个通道用一个 FIR IP,每通道用不同的系数)

Xilinx Vivado FPGA Verilog FIR 多通道实验,FIR IP,FIR+FIFO多通道, 多个通道用一个 FIR IP,每通道用不同的系数

2022-06-21 15:35:32 1695

原创 FIR 高级应用 FIR Reload 的使用

Xilinx Vivado FPGA,FIR IP Reload 在线编程

2022-06-21 15:33:37 1645 8

原创 FIR 高级应用 - AM 调幅波调制解调(FIR 低通滤波+重采样,FIR 高阶系数,FIR+FIFO )

Xilinx Vivado FPGA Verilog AM 调幅调制,调幅波解调,DDS IP,FIR IP 低通滤波,FIR+FIFO 使用,FIR 重采样使用,FIR 高阶系数使用。

2022-06-21 15:31:51 627

原创 FIR 中级应用 - AM 调幅波调制解调(FIR + FIFO)

Xilinx Vivado FPGA Verilog AM 调幅调制,调幅波解调,DDS IP,FIR IP 低通滤波,FIR+FIFO 使用。

2022-06-21 15:30:54 611 9

原创 FIR 基础应用 - FM 调频波调制解调(FIR 低通滤波)

Xilinx Vivado FPGA Verilog FM 调频调制,调频波解调,DDS IP,FIR IP 低通滤波。

2022-06-21 15:29:55 2469 8

原创 FIR 基础应用 - AM 调幅波调制解调(FIR 低通滤波)

Xilinx Vivado FPGA Verilog AM 调幅调制,调幅波解调,DDS IP,FIR IP 低通滤波。AM调幅波调制解调,FIR IP 设置

2022-06-21 15:28:39 1787 3

原创 XILINX FIR IP 详解、Verilog 源码、Vivado 工程

XILINX FIR IP 详解、Verilog 源码、Vivado 工程下载。FIR + FIFO 使用例子(极大降低 DSP 资源)。多通道共用一个 FIR 、各通道采用不同的 FIR 系数算法。FIR Reload、Config 重新加载系数的方法,系数文件编辑的注意事项。FIR 抽值采样降低采样频率。......

2022-06-21 15:24:39 2361 2

原创 FPGA 视频处理 FIFO 的典型应用

摘要:FPGA视频处理FIFO的典型应用,视频输入FIFO的作用,视频输出FIFO的作用,视频数据跨时钟域FIFO,视频缩放FIFO的作用

2021-11-18 11:52:17 2888

原创 FPGA verilog 临近插值任意比例视频缩小代码

FPGA verilog Nearest Video Scaler 临近插值视频缩放算法实现,视频分割算法,任意比例缩放,不到 100 行代码,在 XILINX Artix-7 FPGA 上轻松实现 8 路 1080P60 视频分割,是做视频分割的极佳选择。

2021-10-24 07:46:49 5045 19

原创 PCIe TO CAN linux drivers oem_pcie.c

采用 FPGA + SJA1000 实现 PCIe to CANPCIe to CAN Linux 驱动linux devices : oem_pcie.c

2021-07-20 21:13:27 531

原创 Verilog pcie_can_root.xdc

采用 FPGA + SJA1000 实现 PCIe to CANFPGA 约束文件。Xilinx Vivado: pcie_can_root.xdc

2021-07-20 21:13:18 581 1

原创 PCIe to CAN Linux 驱动详细说明

采用 FPGA + SJA1000 实现 PCIe to CANPCIe to CAN Linux 驱动详细说明

2021-07-20 21:13:09 1028

原创 PCIe to CAN 原理图

采用 FPGA + SJA1000 实现 PCIe to CANPCIe to 原理图

2021-07-20 21:12:48 1912 1

原创 Verilog pcie_can_root.sv

采用 FPGA + SJA1000 实现 PCIe to CANVerilog 代码system verilog: pcie_can_root.sv

2021-07-20 21:12:37 669

原创 PCIe to CAN FPGA 工程详细说明

采用 FPGA + SJA1000 实现 PCIe to CAN,FPGA 工程详细说明包括 FPGA 工程创建,IP设置

2021-07-20 21:12:13 2699

原创 PCIe to CAN 调试过程记录(好大的坑,还好爬出来了)

采用 FPGA + SJA1000 实现 PCIe to CANPCIe to CAN 硬件调试记录,FPGA debug

2021-07-20 21:12:02 2398

原创 Vivado pcie_can_bd.bd 代码

采用 FPGA + SJA1000 实现 PCIe to CANXilinx Vivado: pcie_can_bd.bd

2021-07-20 21:11:49 711

原创 FPGA + SJA1000 实现 <PCIe to CAN> 网卡的设计

FPGA SJA1000 CANPCIe to CAN FPGA 工程详细说明PCIe to 原理图采用 FPGA + SJA1000 实现 PCIe to CAN,FPGA 工程详细说明包括 FPGA 工程创建,IP设置,Verilog 代码编写,约束文件。PCIe to CAN Linux 驱动详细说明PCIe to CAN 软硬件调试记录linux devices : oem_pcie.c system verilog: pcie_can_root.svXilinx Vivado:

2021-07-20 21:11:08 2421

原创 Kakadu_V2.2.3 源码分享

《JPEG2000图像压缩基础、标准和实践》 一书的附带光盘文件 《Kakadu_V2.2.3》C++ 源代码,linux windows 能编译执行经过我实际检验,在 linux vs2010 下均能顺利编译通过有已经编译好的能执行的文件下载链接:https://pan.baidu.com/s/1JWcfaOuvxlKRt5qo684_nw ...

2021-04-30 11:30:43 681

原创 FPGA 处理视频SDRAM带宽计算(四画面拼接单元)

FPGA 处理视频SDRAM带宽计算(四画面拼接单元)FPGA 四画面拼接单元SDRAM的带宽计算与分割相比,由于拼接需要实现每路输入视频的放大/缩小,由于视频放大只能在出 DDR3 SDRAM 之后(具体原因见FPGA 视频处理中外部SDRAM的作用)。所以拼接单元比分割器更复杂一些。实现拼接器主要有以下几种思路,各有优缺点,欢迎行家们参与讨论。1:土豪金,多路输入视频不裁剪直接进出内...

2020-04-02 13:10:18 1934

原创 FPGA 处理视频SDRAM带宽计算(四画面视频分割器 4K@30输出)

FPGA 处理视频SDRAM带宽计算(四画面视频分割器 4K@30输出)FPGA 四画面视频分割器SDRAM的带宽计算4K 四画面分割器,将四路1080P60视频分割在一个屏上输出3840x2160P30。按2x2 田字四画面分割器举例,见下图,四路1080P60视频进内存,一路4K30视频出内存送显示屏。四路视频进内,一路视频出内存。这个方案需要占用1920x1080x60x4/0...

2020-03-31 09:32:46 1669 1

原创 FPGA 处理视频SDRAM带宽计算(四画面视频分割器)

FPGA 四画面视频分割器SDRAM的带宽计算1080P60 四画面分割器,将四路视频缩小后的在一个屏上输出1080P60。按2x2 田字四画面分割器举例,见下图,四路视频缩小后进内存,一路视频出内存送显示屏。四路视频进内,一路视频出内存。这个方案需要占用1920x1080x60x(4+1)/0.8 = 780MHz@32 带宽。按上面计算结果做这个产品硬件设计时需要选大于 800MH...

2020-03-30 08:47:40 1899

原创 FPGA 处理视频SDRAM带宽计算

FPGA 处理视频 SDRAM 带宽计算FPGA 处理多路视频需要用多少 SDRAM 带宽。多路视频通过 FPGA 写入或读出 SDRAM 需要多少带宽?多路视频进出SDRAM时该怎么计算SDRAM的带宽?FPGA 处理视频时,像素占用内存的位宽一般按整数位宽(8、16、32 便于图像分割计算地址),24位真彩在SDRAM中一个像素占 32位内存。假设内存数据总线宽度32位,24位真彩视频一...

2020-03-27 13:30:09 5046 1

原创 采用FPGA构建数字视频矩阵的一些设计思路和设计需求

采用FPGA构建数字视频矩阵的一些设计思路和设计需求音视频数字矩阵高清视频矩阵高清视频模拟数字混合矩阵设计需求,方案讨论。矩阵描述输入视频经过专用的视频芯片转换位RGB/YUV444/LVDS进 FPGA 将输入音视频转换为 Serdes 数字差分信号,进背板,经过数字差分交换到输出板的FPGA Serdes,经过FPGA将视频还原到DDR3 SDRAM 经过视频裁剪缩放分割等输出到专...

2020-03-25 09:12:32 3952 4

原创 FPGA 四画面视频拼接单元逻辑框图

FPGA 四画面视频拼接单元视频拼接1:一个或多个视频流在多个显示器组成的电视墙上显示我们称为拼接。2:一路或多路的“局部”视频在电视墙的一个显示器单元中显示(各视频可以平铺也可以互相遮挡叠加画中画)。3:这多路视频最终在电视墙上的显示分辨率大多数会超过原始视频画面的分辨率,这些局部的视频在同一显示器中会做“放大”或“缩小”。在设计实现中和分割器不同,每路视频都需要做放大,而视频放大一般...

2020-03-24 15:38:17 3089 1

原创 FPGA 四画面视频分割逻辑框图

FPGA 四画面视频分割视频分割:1:多个视频流在一个显示器中显示我们称为分割。2:多路完整的视频在一个显示器中显示(各视频可以平铺也可以互相遮挡叠加画中画)。3:这多路视频最终显示分辨率不会超过显示器分辨率,这些视频在同一显示器中只做“缩小”不放大。...

2020-03-24 15:28:33 2578

原创 FPGA 视频处理中外部SDRAM的作用

FPGA 视频处理中外部SDRAM的作用在 FPGA 处理视频算法时,很多地方都需存完整的一帧画面,FPGA本身内部RAM资源太小,必须依赖外部 DDR3 SDRAM 才能实现。1:视频拼接,视频分割,视频画中画,最简单的实现方法是将多路视频裁剪后按一定的位置在“DDR3 SDRAM 内存”中组合成一帧新的视频帧再扫描成新的视频输出。2:视频旋转,需要将“DDR3 SDRAM 内存”中的图像...

2020-03-24 15:21:21 3961 1

米联客 MA703FA-100T FPGA 开发板资料 FDMA

FPGA开发 米联客 MA703FA-100T FPGA 开发板资料 FPGA 型号 XC7A100 多个 VIVADO 工程,verilog 代码 vivado 2017.4 版本 CH01基于FDMA内存读写测试 CH02基于FDMA实现多缓存视频构架 CH03基于FDMA实现HDMI视频输入输出 CH04基于FDMA实现OV5640摄像头视频采集

2023-12-15

米联客 MA703FA-100T FPGA 开发板硬件资料

FPGA 开发板 米联客 MA703FA-100T FPGA 开发板硬件资料 原理图,PCB,芯片手册 01_硬件手册 02_原理图 03_底板设计图纸(SCH/PCB/源文件) 04_核心板尺寸 05_FEP子卡接口尺寸 06_芯片手册

2023-12-13

多种显示器 EDID 数据

多种显示器 EDID 数据 三星显示器、长城显示器、戴尔显示器等多种显示器的 EDID HDMI DVI VGA

2023-12-11

Verilog 锁相环参数动态自动生成,Xilinx MMCM 和 PLL 动态配置频率 vivado 仿真工程,verilog

本文介绍了Xilinx MMCM 和 PLL 的动态配置的方法 Verilog 代码计算生成 PLL_M、PLL_D、PLL_N 动态输出一个自定义频率的时钟 提供 VIVADO 仿真工程下载

2023-05-04

XAPP888 例程、文档 Xilinx FPGA 动态重新配置频率

Xilinx MMCM and PLL Dynamic Reconfiguration FPGA MMCM PLL 动态重新配置频率 DRP动态调整MMCME2时钟频率 示例程序xapp888 XAPP888 文档

2023-04-07

system verilog vivado 图像视频缩放代码,仿真工程

verilog 图像临近缩放代码,任意比例缩放 Xilinx Vivado FPGA Syetem Verilog 图像视频算法仿真,图像视频缩放算法仿真,用图片文件代替视频数据来做图像视频缩放算法仿真。临近缩放算法的仿真。 verilog bmp 文件读写 verilog 视频缩放 verilog 图像缩放 vivado 工程仿真 博客文章 https://blog.csdn.net/qq_46621272/article/details/126439519

2022-08-25

system verilog vivado 图像视频缩放代码,仿真工程

verilog 图像临近缩小算法(代码没目前不能实现图像放大) Xilinx Vivado FPGA Syetem Verilog 图像视频算法仿真,图像视频缩放算法仿真,用图片文件代替视频数据来做图像视频缩放算法仿真。临近缩放算法的仿真。 verilog bmp 文件读写 verilog 视频缩放 verilog 图像缩放 vivado 工程仿真 博客文章 https://blog.csdn.net/qq_46621272/article/details/126439519

2022-08-22

FIR 高级应用 FIR Reload 在线重新载入系数的使用

FIR 高级应用 FIR Reload 在线重新载入系数的使用 https://blog.csdn.net/qq_46621272/article/details/125348908 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-21

FIR 高级应用,FIR 多通道 - 多通道实验 (四个通道用一个 FIR IP,每通道用不同的系数)

FIR 高级应用,FIR 多通道 (四个通道用一个 FIR IP,每通道用不同的系数) https://blog.csdn.net/qq_46621272/article/details/125346332 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-21

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 高级应用

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 高级应用,FIR 低通滤波+重采样,FIR 高阶系数,FIR+FIFO https://blog.csdn.net/qq_46621272/article/details/125385375 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-21

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用 https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-21

FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程

FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 使用 https://blog.csdn.net/qq_46621272/article/details/125337119 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-21

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程

AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 使用 https://blog.csdn.net/qq_46621272/article/details/125334644 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

2022-06-17

ITR-R-BT.2020 中文资料.rar

BT.2020 中文资料

2021-09-17

ITR-R-BT_709 中文资料

BT.709 中文

2021-09-17

ITU-R-BT.601-7-201103-I!!PDF-E.pdf

BT.601

2021-09-17

CTA-861-G.rar

CTA-661-G 2017

2021-09-17

pcie_can.rar

PCIE TO CAN SJA1000 FPGA Verilog 源码,下面博客文章有详细说明 https://blog.csdn.net/qq_46621272/article/details/118242161

2021-09-08

ispLEVER_license.rar

最新的 ispLEVER Classic 2.0 ispLEVER Classic 2.1 能用 ispLEVER 7.0 7.1 也能用 不需要修改MAC地址

2021-08-26

Xilinx_Answer_65444_Linux_Files.rar

Xilinx 官方的 PCIE Linux 驱动及 DEMO

2021-08-20

ddr3_sdram_128m16.rar

micron mt41j128m16 DDR3 SDRAM 仿真模型,可自己修改搭建 32位、64位 DDR3 SDRAM组的仿真模型。

2020-03-26

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