序列检测器：状态转移图+Morrer状态机（三段式）+Modelsim仿真 

最新推荐文章于 2024-06-10 18:47:22 发布
最新推荐文章于 2024-06-10 18:47:22 发布
阅读量1.5w 收藏 60
点赞数 4
分类专栏： FPGA

序列检测器：状态转移图+Morrer状态机（三段式）+Modelsim仿真 

 

目录 

    - 1、绘制状态转移图 

        - 1.1、在Sublime 中用Graphviz绘制状态转移图 

        - 1.2、在Notepad++ 中用Graphviz绘制状态转移图 

        - 1.2、Morrer与Mealy型状态机的状态转移图对比 

    - 2、Morrer状态机代码 

    - 3、仿真TestBench代码 

    - 4、Modelsim仿真 

    - 5、调试修改代码 

    - 6、仿真和调试问题以及解决思路 

 

 

【参考文章】 

1、第6章  如何写好状态机  节选自《Verilog设计与验证》 作者：吴继华、王诚   

下载PDF看原文  http://read.pudn.com/downloads328/ebook/1442931/A.pdf 

或者看总结  Verilog FSM设计的学习心得（二） 

来自 <https://www.cnblogs.com/freeny/archive/2012/04/15/2450168.html> 

2、【 FPGA 】序列检测器的Moore状态机实现 

https://blog.csdn.net/Reborn_Lee/article/details/85763185 

3、【 FPGA 】序列检测器的Mealy状态机实现 

https://blog.csdn.net/Reborn_Lee/article/details/85798105 

4、Verilog实现--序列检测器、自动饮料售卖机 

https://blog.csdn.net/qq_34070723/article/details/100737225 

5、第一次verilog实验——序列检测器的实现 

来自 <https://www.cnblogs.com/yulongchen/archive/2013/02/13/2911046.html>  

 

【注意】《如何写好状态机》中的模板有适用范围 

Altera模块声明如下： 

module state (  

    nrst,clk, 

    i1,i2, 

    o1,o2, 

);  

input          nrst,clk;  

input          i1,i2, 

output        o1,o2;     

reg             o1,o2;   

 

Xilinx的模块声明如下： 

module state (  

    input nrst,clk, 

    input  i1,i2, 

    output reg o1,o2,err 

);  

 

【目标】设计一个序列检测器（无重叠检测），检测序列1101，检测到输出1，否则输出0 

 

1、绘制状态转移图 

1.1、在Sublime 中用Graphviz绘制状态转移图 

【参考】Graphviz 安装及结合sublime 

来自 <https://zhuanlan.zhihu.com/p/22820399>  

错误是file or directory not found， 

但报告的内容path看起来有些混乱-即它不包括macports放置可执行文件的目录。 

看着https://forum.sublimetext.com/t/how-to-set-path-on-os-x-so-sublime-can-see-it/11842 

重新启动Sublime并解决了问题。 

来自 <https://gist.github.com/olange/6834323ffc613b2ba25f>  

 

1.2、在Notepad++ 中用Graphviz绘制状态转移图 

【参考】NppGraphViz，一个Notepad ++插件，可将当前选项卡的文档发送到GraphViz预览窗口。 

来自 <https://github.com/jrebacz/NppGraphViz>  

【参考】NppGraphViz不添加语法突出显示，但是可以在此处使用该功能： https://github.com/signmotion/graphviz-syntax-highlighting 

 

1.2、Morrer与Mealy型状态机的状态转移图对比 

 

 

Morrer型状态机：摩尔状态机的输出仅仅依赖于当前状态，而与输入条件无关 

Graphviz 代码Sequencer-Moore.gv 如下 

digraph fsm { 

    "IDLE"   -> "IDLE"   [label= "0"] 

    "IDLE"   -> "S1"     [label= "1"]        

 

    "S1"     -> "IDLE"   [label= "0"] 

    "S1"     -> "S2"     [label= "1"]        

    

    "S2"     -> "S2"     [label= "1"] 

    "S2"     -> "S3"     [label= "0"]  

    

    "S3"     -> "S4"     [label= "1"] 

    "S3"     -> "IDLE"   [label= "0"] 

    

    "S4"     -> "IDLE"   [label= "0"] 

    "S4"     -> "S1"     [label= "1"]      

} 

绘图 

 

 

 

米勒状态机：空闲态+中间3态，输出时由当前态S3+输入态，共同决定 

Graphviz 代码Sequencer-Mealy.gv 如下 

digraph fsm { 

    "IDLE"   -> "IDLE"   [label= "0"] 

    "IDLE"   -> "S1"     [label= "1"]        

 

    "S1"     -> "IDLE"   [label= "0"] 

    "S1"     -> "S2"     [label= "1"]        

    

    "S2"     -> "S2"     [label= "1"] 

    "S2"     -> "S3"     [label= "0"]  

    

    "S3"     -> "IDLE"   [label= "1"] 

    "S3"     -> "IDLE"   [label= "0"]    

} 
 

绘图 

 

2、Morrer状态机代码 

Sequencer_Morrer.v 源代码如下： 

`timescale 1ns / 1ps 

SourceCode:Logic 

// Company:  

// Engineer:  

//  

// Create Date: 2019/01/04 11:16:29 

// Design Name:  

// Module Name: seq_det_moore 

// Project Name:  

// Target Devices:  

// Tool Versions:  

// Description:   Sequencer  Detection - Moore FSM 

// 设计一个序列检测器，检测序列1101，检测到输出1，否则输出0 

// 摩尔状态机的输出仅仅依赖于当前状态，而与输入条件无关 

// Dependencies:  

//  

// Revision: 

// Revision 0.01 - File Created 

// Additional Comments: 

//  

// 

`define UD #1  //定义变量，可跨工程调用 UD  user delay，初始化#1 

module seq_det_moore( 

    input   i_clk, 

    input   i_rst_n,     //系统复位，低电平有效 

    input   i_data, 

    output  reg o_out 

); 

 

//================================================= 

//input dalay：输入打一拍 

//================================================= 

reg i_data_reg = 1'b0; 

always @ (posedge i_clk) 

begin 

//    if(i_rst_n) 

    i_data_reg <= i_data; 

end 

//================================================= 

// state FSM:状态声明,4个有效状态+1个空闲状态 

//================================================= 

reg [3:0]   CS,NS;    //CS:Current State; NS:Next State 

localparam [3:0]    //one hot with zero idle 

    IDLE  = 4'b0000, 

    S1    = 4'b0001, 

    S2    = 4'b0010, 

    S3    = 4'b0100, 

    S4    = 4'b1000; 

 

//================================================= 

// FSM input 

//================================================= 

//1st always block：sequential state transition 

//现态与次态转换  时序电路 

always @(posedge i_clk)  

begin 

    if (!i_rst_n)    begin 

        CS <= IDLE;   // reset 

//        i_data_reg <= 1'b0;     //复位态，数据首位，赋值为0，则状态判断延时2clk 

    end 

    else 

        CS <= NS; 

end 

 

//2nd always block：combinational condition judgment  

//第二段：各种状态间的跳变。 组合电路  

always @ (*)  

begin 

    case(CS)   //状态转移，判断当前状态"CS" 

    IDLE:begin 

            if  (i_data_reg)    NS = S1;    //第一位1,din == 1'b1 

            else                NS = IDLE;  //din == 1'b0 

        end 

    S1: begin 

            if  (i_data_reg)    NS = S2;    //1,  11     

            else                NS = IDLE;  //10，回到原点 

        end             

    S2: begin 

            if  (~i_data_reg)   NS = S3;    //0,  110     

            else                NS = S2;    //111,等待/循环，11101 

        end         

    S3: begin 

            if  (i_data_reg)    NS = S4;    //1,  1101     

            else                NS = IDLE;  //1100，回到原点 

        end 

    S4: begin 

            if  (i_data_reg)    NS = S1;    //下一组，第一位1    

            else                NS = IDLE;  //下一组，第一位0，回原点  

        end         

    default:                    NS = IDLE; 

    endcase 

end 

 

//================================================= 

// FSM output: Moore型，输出只与当前状态有关 

//================================================= 

//3rd always block：the sequential FSM output 

//第三段：确定最终的状态 

always @(posedge i_clk)  

begin 

    if ( CS == S4)  o_out <= 1; 

    else            o_out <= 0;         

end 

 

endmodule 

 

 

3、仿真TestBench代码 

TB_Sequencer_Morrer.v 源代码如下： 

`timescale 1ns / 1ps 

//SimulationCode:Test Bench/ 

// Company:  

// Engineer:  

//  

// Create Date: 2019/01/04 15:24:59 

// Design Name:  

// Module Name: seq_det_moore_tb 

// Project Name:  

// Target Devices:  

// Tool Versions:  

// Description:  

// 数据一开始就发送过去，第一个clk上升沿就接到信号，开始判断，但当前状态一直循环为空 

//就等解除复位态，下一个数据过来，进入下一状态 

//最终输出没有延时，相当于前4个clk上升沿输入信号，第5个clk上升沿 输出结果 

// Dependencies:  

//  

// Revision: 

// Revision 0.01 - File Created 

// Additional Comments: 

//  

// 

`define UD #1 

module seq_det_moore_tb; 

 

reg sim_clk; 

reg sim_rst_n; 

reg sim_i_data;   //输入序列，缓冲，赋值 

wire sim_o_out; 

 

// Note: CLK must be defined as a reg when using this method 

parameter CLK_PERIOD = 10;     //仿真周期10ns=100M 

parameter RST_CYCLE = 5;        //复位周期数 

parameter RST_TIME = RST_CYCLE * CLK_PERIOD;    //复位时间：5个时钟周期 

parameter IN_SEQ = 21'b1_1011_1010_1101_0010_1101; 

//时钟  10ns 

always #(CLK_PERIOD/2) sim_clk = ~sim_clk; 

/* 

//时钟：写法2 

always begin 

     i_clk = 1'b0; 

     #(CLK_PERIOD/2) clk = 1'b1; 

     #(CLK_PERIOD/2); 

end 

*/ 

reg [4:0]cnt; 

//过程赋值，一次性复位信号??????????? 

initial  

begin 

    sim_clk = 1'b0; 

    sim_rst_n = 1'b0;                //复位再拉低，有效，保持足够长时间（5个clk） 

    #RST_TIME sim_rst_n = 1'b1;      //复位 

    sim_i_data = 1'b0;              //测试变量，赋初值 

end 

//过程赋值，循环，每次只改变数据的位数cnt 

always @(posedge sim_clk) 

begin 

    if(!sim_rst_n)    begin 

        cnt <= 1'b0; 

//        sim_i_data <= 1'b0;     //复位态，数据首位，保持0 

    end 

    else begin 

        cnt <= cnt +1'b1; 

        sim_i_data <= IN_SEQ[cnt];      

        //sim_i_data不输出，sim_i_data与IN_SEQ[cnt]有1个clk的延时，仅用于原始信号变化 

    end 

end 

    //模块实例，调用 

    seq_det_moore u1( 

        .i_clk     ( sim_clk       ),//input       clk, 

        .i_rst_n   ( sim_rst_n     ),//input       rstn, 

        .i_data    ( IN_SEQ[cnt]   ), 

        //每次送一位数据，第0位数据在复位态就已经发送，第1位数据在解除复位后发送 

        //.i_data    ( sim_i_data   ), 

        //解除复位后，才发送数据 

        .o_out     ( sim_o_out     ) 

    ); 

endmodule 

 

4、Modelsim仿真 

【参考】Modelsim的简单使用 

来自 <https://mp.weixin.qq.com/s/rTdjYNQV8Q1OnIuFYI0IPA>  

 

 

5、调试修改代码 

【参考】修改代码后如何使用 modelsim 仿真 

来自 <https://blog.csdn.net/qq_40793742/article/details/82830513>  

 

6、仿真和调试问题以及解决思路 

主要问题是输入序列到输出结果之间有延时 

下图写错了，应该是检测1101，延时分别为3.5clk 与 1.5clk 

 

原因1、Testbench文件中，赋值为循环，一次性送完数据，时间长 

 

2、改为循环中每次只改变送的数据位，每次送一位数据 

 

还是有延时 

Q1、复位态不发送数据，解除复位态后才发送， 

输入数据打一拍，FSM第二阶段判断也要clk等，延时有4个clk 

 

改为以下方法，延时消失 

Q2: 数据一开始就发送过去，第一个clk上升沿就接到信号，开始判断，但当前状态一直循环为空 

就等解除复位态，下一个数据过来，进入下一状态 

最终输出没有延时，相当于前4个clk上升沿输入信号，第5个clk上升沿 输出结果 

 

nomil9
关注
  • 4
    点赞
  • 踩
  • 60
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Projeto_Dio_DinoGame：Recriando jogo do dinossauro sem互联网
02-23
Projeto Dio：Recriando o jogo do dinossauro sem... 您可以在数位合作伙伴之间交流，在melorias论坛上得分，在que ao morrer，cenario apenas trava，大多数游戏中获得比分。 :rocket: 法拉门塔斯HTML CSS JavaScript
EDA技术实用教程 | 复习十二 | 序列检测器
m0_46607832的博客
06-22 2669
序列检测器的设计 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 以检测6位序列数“110100”为例，介绍序列检测器的设计。 根据序列检测器原理，可以得出序列检测器的状态转换图如下。
使用状态机实现1010序列检测器
weixin_42790063的博客
04-03 1万+
一、需求分析 使用状态机，对输入序列进行1010序列检测，当输入序列为1010时，输出为1，其它情况输出为0（101010认为是两个1010序列）。 二、设计思路 使用状态机进行实现，1010序列检测一共有5种状态。具体如下： Rst：复位，整体进入S0态； S0：检测到1输入，进入S1态，否则继续停留在S0； S1：检测到0输入，进入S2，否则留在S1态； S2：检测到1输入，进入S3，否则进入S0； S3：检测到0输入，进入S4，否则进入S1； S4：输出检测结果1；如果检测到0输入，进入
【架构】状态机-单片机的万能框架
最新发布
qq_42732669的博客
06-10 797
状态机就是把一件事情分为几个过程来实现，每个过程对应一个状态，状态与状态之间的转换需要通过事件进行驱动。以一个人每天的生活来举一个例子，比如一个人的生活包括吃饭、睡觉、正常搬砖、娱乐、加班等五个方面，这些状态可以通过一个状态图来表示。
Verilog学习笔记 ——同步有限状态机
秋之的博客
04-24 3821
Verilog学习笔记 ——同步有限状态机 有限状态机 有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合，他一般包括组合逻辑和寄存器逻辑两个部分，寄存器用于存储状态，组合逻辑用于状态译码和产生输出信号。 根据输出信号产生方法不同，状态机可分为两类：摩尔型（Moore）和米里型（Mealy） 米里型状态机的输出不但取决于状态还取决于输入，即下一个状态=F(当前状态，输入信号)；输出信号=G(当前状态，输入信号)，电路结构如下图所示。 摩尔型状态机的输出只取决于当前状态，且只在时钟边沿到来时才会有状态变化。
数字IC设计——用Verilog实现序列检测器（有限状态机FSM）
热门推荐
用心记录每天的学习，提升自己，虽然有的很基础但真的很重要！
10-07 3万+
数字IC设计-FPGA——用Verilog实现序列检测器（有限状态机） 序列检测器：有“101”序列输入时输出为1，其他输入情况下，输出为0。画出状态转移图，并用Verilog描述。 “101” 序列检测器 序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。例如检测器收到一组串行码｛1110010｝后，输出标志1，否则，输出0。 二、“10101” 序列检测器 三、序列检测器设计的思路步骤
序列检测器
逝年的博客
12-13 2723
[例1] 一个简单的状态机设计－－序列检测器 序列检测器的逻辑功能描述：序列检测指的就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发 现指定序列”。考虑码流为“ 110010010000100101…” 则有下表： 在时钟2－6，码流X中出现指定序列“10010”，对应...
序列检测器（三段式状态机）
bailuweishuang_的博客
01-21 8009
Verilog HDL 学习笔记三 基于状态机的序列检测器 检测序列11001，其状态转移图如下所示： 三段式：在两个always模块描述方法基础上，使用三个always模块，一个always模块采用同步时序描述状态转移，一个always采用组合逻辑判断状态转移条件，描述状态转移规律，另一个always模块描述状态输出(可以用组合电路输出，也可以时序电路输出)。 设计代码： module seq...
EDA（Quartus II）——序列检测器设计
楠潼的博客
02-26 1万+
引言： 有限状态机及其设计技术是实用数字系统设计中的重要组成部分，也是实现高效率、高可靠和高速控制逻辑系统的重要途径。 广义而论，只要是涉及触发器的电路，无论电路大小，都能归结为状态机。因此，对于数字系统设计工程师，面对的只要是时序电路设计，状态机的概念则是必须贯穿于整个设计始终的最基本的设计思想和设计方法。 基于现代数字系统设计技术的状态机的HDL表述形态和表述风格具有一定的典型性和规律化。只要把握了这些固定的语句表达部分，就能根据实际需要写出各种不同风格和面向不同实用目的的Verilog状态机了.
有限机序列检测
qq_43678600的博客
01-03 1193
有限机序列检测 1.如果是用触发器设计 如用JK触发器创建序列检测 原题如下：推导输入为W输出为Z的FSM状态图。该状态机在W的值为1001或1111时产生输出Z=1，否则Z=0。允许重叠输入码 eg:w=010111100110011111w=010111100110011111w=010111100110011111,z=000000100100010011z=0000001001000100...
Moore型状态机和Mealy状态机
weixin_43727437的博客
03-04 2万+
mealy状态机的输出不仅与当前状态值有关，而且与当前输入有关。 moore状态机的输出仅与当前状态值有关，而与此时的输入无关 下面通过序列检测“1101”从右到左不重叠检测来详细说明这两种状态机的区别： 先规定一下状态机的状态转移图的表示，每个状态之间都有一个指向的箭头，表示跳转的过程，箭头上有标注的一组数据，斜杠（/）左边表达的是状态的输入，斜杠（/）右边表达的是状态的输出。 所以绘制状态转...
verilog 任意序列检测(python自动生成模板代码+dot状态转换图)
MamiyaHasaki的博客
11-22 1737
文章目录任意序列检测器简介用python自动生成verilog任意序列检测器代码与状态转换图 任意序列检测器 简介 上一节（链接见1）我们讲了如何生成一个m序列。m序列作为伪随机数发生器，自然可以设计一个与之配套的任意序列检测器。其思路为使用有限状态机，一旦序列与对应的模式序列相匹配，则状态加一，否则状态将会下降（具体如何下降此处不予赘述，详请复习《数字电路》）。当状态满了就会输出1，表示检测到对应的模式序列。 对于任意序列检测器，有着许多细节而琐碎的问题。例如如何进行状态化简（使用最少的D触发器）、检测到
序列检测器原理及其实现（单次检测及目标序列计数）
qq_40483920的博客
08-14 1万+
序列检测 序列检测主要功能是：将一个指定的序列从数字码流中识别出来，当然也可以实现对指定序列的计数。 序列检测的工具是状态机。 输出只和状态有关，而与输入无关，称为Moore状态机； 输出不仅和状态有关而且和输入有关系，称为Mealy状态机 在进行序列检测之前，需要我们画出状态转换表或者状态转换图。 本次假设我们需要检测 110010 我们画出以下状态表 S0为空闲状态 x为下个输入 这样我们就可以利用状态机写出代码 可看到，我们在最后有个S6的下一个状态没写，S6的下个状态写什么可以实现不一样的功能。
【FPGA开发】--Moore 型和 Mealy型状态机
ltqdxl的博客
09-26 3888
关于Moore 型和 Mealy型状态机的详细说明，读者可以自行查阅书籍或者上网查找，本文不做详细描述。本文主要通过一个序列检测器的状态机来说明Moore 型和 Mealy型状态机基本设计方法，并对两种状态机进行简单对比说明。
浅谈Moore型和Mealy型以及序列检测状态图
Anzg256的博客
04-13 9932
本篇随笔为学习记录所用，如有错误，请各位指正批评。
3段状态机设计序列检测器
WJC1997的博客
07-29 1807
用3段状态机设计，请给出序列检测码“10110”的检测状态图和verilog code 2.代码实现 /*---------------------------------------------- Filename: sequential_detector.v Function: 检测输入数据中的存在的10110序列 Date: 2021-7-25 ----------------------------------------------*/ module sequential_detect
verilog状态机设计——实现1011和101序列检测器
H19981118的博客
01-14 1万+
用字符显示定义的状态
学习笔记——状态机
quanqueen的博客
02-28 3439
一、定义 状态机是有限状态自动机的简称，是现实事物运行规则抽象而成的一种数学模型 将电路的全部工作方式，分成几个场景，这些场景的工作方式明显不同，然后将这些场景通过数学模型表示出来 二、分类 1、摩尔Moore状态机 输出只和状态有关而与输入无关 状态表 2、米莉Mealy状态机 输出不仅和状态有关而且和输入有关系 状态表 三、简单举例 人有三个状态健康， 感冒，康复中。 触发的条件有淋雨(t1)，吃药(t2)，打针(t3)，休息(t4)。 所以状态机就是 健康-> (t4) ->健康; 健
基于有限状态机的110101序列检测器设计
05-10
设计一个110101序列检测器，可以使用有限状态机(Finite State Machine)来实现。 首先，我们需要定义状态集合和状态转移条件： 状态集合：S = {A, B, C, D, E, F} 状态转移条件： - 输入为0时，从状态A、B、C、D、E、F转移到状态A、B、C、D、E、F； - 输入为1时，从状态A转移到状态B，从状态B转移到状态C，从状态C转移到状态D，从状态D转移到状态E，从状态E转移到状态F，从状态F转移到状态B。 根据以上状态集合和状态转移条件，我们可以画出状态转移图： ![110101 FSM](https://i.imgur.com/0qk9BZ3.png) 其中，圆圈表示状态，箭头表示状态转移条件，标注在箭头上的数字表示输入信号。 最后，我们需要将状态转移图转换成状态转移表： | 状态 | 输入0 | 输入1 | |------|------|------| | A | A | B | | B | A | C | | C | A | D | | D | A | E | | E | A | F | | F | A | B | 状态转移表中，每一行代表一个状态，列代表输入信号。在状态转移表中，我们可以找到当前状态和输入信号，然后查找对应的下一状态。 通过状态转移表，我们可以写出代码实现110101序列检测器： ```python # 定义状态集合 S = ['A', 'B', 'C', 'D', 'E', 'F'] # 定义状态转移表 transitions = { 'A': {'0': 'A', '1': 'B'}, 'B': {'0': 'A', '1': 'C'}, 'C': {'0': 'A', '1': 'D'}, 'D': {'0': 'A', '1': 'E'}, 'E': {'0': 'A', '1': 'F'}, 'F': {'0': 'A', '1': 'B'} } # 定义初始状态 current_state = 'A' # 定义输入序列 input_sequence = '110101' # 逐个读取输入信号，进行状态转移 for input_signal in input_sequence: next_state = transitions[current_state][input_signal] current_state = next_state # 判断最终状态是否为F if current_state == 'F': print('输入序列包含110101') else: print('输入序列不包含110101') ``` 这样，我们就实现了一个基于有限状态机的110101序列检测器。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值