HLS 设计流程基本概念

1. 数字电路设计中一般有源码实现、综合、布局布线等三个主流阶段。

2. 综合后门级仿真也叫前仿真，用于输出一个标准的网表文件，即描述电路的连接关系的文件。时序仿真也叫后仿真，用于将时延信号加入仿真模型，并以最坏的情况对电路的运行状态进行评估，得到相应的仿真波形图。

3. IP 核即知识产权核，分为：软 IP、固 IP 和硬 IP
   软 IP：用 Verilog/VHDL 等硬件描述语言描述的功能模块；
   固 IP：完成了综合的功能模块；
   硬 IP：完成布局布线后得到的最终成品——掩膜；

4. Test Bench 文件起到自我检测的作用，即将仿真的结果与预期的结果进行对比，以验证仿真结果是否正确，此外还用于协同仿真阶段自动生成 RTL 的 Test Bench。

5. 在实际操作流程中，步骤依次为：C 的仿真、C 的综合、C 和 RTL 的协同仿真、导 出 RTL。