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RSS订阅原创 开源雷达做到20km？一个PLFM雷达项目的FPGA实现拆解
而且是完整开源设计，通过将现代 SDR 技术与创新系统相结合，实现了真正的相控阵性能，比商业替代方案低 90-95%——并提供开放的 API，可以构建自己的应用程序。电子控制的俯仰角和方位角波束控制。16块功率放大器板- 仅用于AERIS-10E版本，配备10瓦QPA2962 GaN放大器，以扩展有效范围。电源管理板- 为电子元件提供所有必要的电压电平，并进行适当的滤波和时序控制（时序控制由微控制器保证）。16 个前端芯片 (ADTR1107) - 用于低噪声放大 (RX) 和功率放大 (TX)
2026-04-13 08:31:27
532
原创 Zynq 视频链路实战：基于 PetaLinux 的视觉实现
将文件下载到/mnt/d/ZYBO-Z7-20/Zybo-Z7-20-Petalinux-2022-1.bsp演示目录中。可以在 Petalinux 上观看ZYNQ板载网络摄像头的嵌入式 Linux 演示视频。使用 Petalinux 工具和 Yocto 框架添加和定制硬件设备，但为了本次演示，简化了流程，使其尽可能简单易懂。在这个项目中，将使用 Petalinux 中包含的 yavta 和 ffmpeg 程序作为 PoC 的原型。从 BSP 版本构建的 Petalinux 启动镜像。
2026-04-10 08:31:14
531
原创 SoC FPGA 开发资源宝库：RocketBoards 平台内容全览与使用指南
处理后的视频流将输出到FPGA的VGA接口，识别出的车牌号码将打印到HPS的UART接口。根据 SSD-MobiNet AI 推理性能的最新结果显示，ztachip 的计算效率比 Nvidia 的 Jetson Nano 高 5.5 倍，比 Google 的 TPU edge 高 37 倍。与其他许多人工智能硬件架构不同，ztachip 具有足够的灵活性，不仅可以运行神经网络功能，还可以运行各种图像处理功能，例如图像缩放、边缘检测、图像模糊、光流、哈里斯角点特征提取等。在 DE1-SoC 板上实现。
2026-04-07 08:31:10
544
转载 Zedboard是设计失误的产物吗？
首先，在用料方面完全并没有偷工减料的情况，甚至可以说是壕无人性，以VCCINT的去耦电容为例，使用的去耦电容数量远远超过了UG933的推荐配置，330uF的bulk电容，Zed使用了3个1210封装的100uF电容替代，4.7uF,0.47uF都是超量放置，还额外添加了很多10nF，47nF,100nF的电容。pitch的BGA配合非常合适，因为即使所有BGA焊盘扇出，0402的电容也能刚好放在扇出孔旁边，这样就电容焊盘靠近芯片的焊盘，可以最大程度减少回路电感，提供最佳的去耦效果，如下图。
2026-04-01 08:31:34
23
原创 经典复活：3dfx Voodoo 显卡，正在被 FPGA“重做一遍”
微软Direct3D的推出加速了这一趋势，它提供了一个可在这些显卡上实现的高性能API，严重削弱了Glide的价值。该项目采用与流行的 MiSTer复古游戏机相同的 Terasic De-10 开发板，旨在提供与配备该扩展板的复古游戏 PC 相同的独特图形效果，这反过来又可以帮助类似Commodore 64 Ultimate或Analogue 3D 的设备重现 90 年代的经典游戏体验。而 FPGA 正在成为一个“时间机器”，它不仅让我们能运行旧软件，更重要的是，让我们重新理解，当年的硬件是如何工作的。
2026-03-30 08:30:42
358
原创 基于 Gowin FPGA 的 SDR 开源方案：从硬件到射频全栈打通
项目基于高云 GW5AT-LV60 FPGA与ADI AD9363/AD9361射频收发器，构建了一套灵活可重构的软件无线电（SDR）系统。通过软硬件协同设计，将高速基带处理部署于FPGA，将交互业务部署于Python上位机，通过千兆以太网交互，实现了QPSK等多种实时通信与动态参数配置。在开源硬件越来越成熟的今天，像这种“可学习 + 可复现 + 可扩展”的项目，其实非常稀缺。在开源硬件领域，SDR（软件定义无线电）一直是“高门槛但极具魅力”的方向。✔ 不只是理论，而是可以直接做板子的设计。
2026-03-26 08:31:26
355
原创 当计算机不再是“0 和 1”：一个运行在 FPGA 上的三值 CPU
有两个量化依据支撑这一选择，而非采用 3 的幂次（27、81、243 三进制位）的替代方案：三进制在原生硅片上相对二进制的固有优势，以及 3 的幂次缩放序列带来的难以承受的复杂度增长，相关分析见图 1 - 图 3。选择 6 三进制位为 1 个三进制字节，使三进制字节成为最小的可寻址单位，且确保 24 三进制位的字恰好为 4 个三进制字节，实现地址运算与数据布局的清晰映射。而现代 FPGA 的出现，使得无需定制芯片即可实现并推广实用的三进制硬件成为可能，为三进制计算的实际研究和实验开辟了道路。
2026-03-24 08:31:27
338
原创 ElastixAI 携 FPGA 方案打造新一代人工智能超级计算技术，打破神秘面纱
该公司声称，与基于 Nvidia GPU 的部署相比，该平台在大型语言模型推理方面可降低高达 50 倍的总拥有成本和 80% 的功耗。通过将最先进的FPGA与专有的机器学习优化技术相结合，与基于标准GPU的解决方案相比，每个GB的总拥有成本 (TCO) 可降低5-50倍。硬件的不灵活性加剧了这个问题：4 位量化理论上可以使吞吐量翻倍，但 Rastegari 指出，在像 H100 这样缺乏原生支持的硬件上，运营商“不得不围绕它构建一个软件内核，而这个内核只能利用其 10% 的潜力”。
2026-03-20 08:31:16
504
转载 Zynq + PYNQ + 机器学习：一份 MPSoC 实践指南
在 FPGA 的学习资料里，真正把 Zynq MPSoC、PYNQ 和机器学习应用结合在一起讲清楚的书其实并不多。它不仅介绍 Zynq MPSoC 的体系结构，还结合 PYNQ Python 框架，一步一步展示如何在 FPGA 上实现机器学习和硬件加速应用。传统 FPGA 开发往往偏硬件，但随着 异构计算、AI 推理和边缘计算的发展，FPGA 正越来越多地与软件生态结合。最后的部分则聚焦 机器学习应用，展示如何在 FPGA 上实现 AI 推理。这部分内容可以帮助读者理解 FPGA 在 AI 推理中的角色。
2026-03-20 08:31:16
38
原创 Intel归档Optane与FPGA项目：一个时代落幕
IXL-GO——一个用 Go 语言编写的英特尔加速器用户空间库，它允许从 Go 代码中利用英特尔 IAA 和 DSA 加速器的功能，从而在最新一代英特尔至强处理器上实现加速压缩/解压缩、更快的 CRC 计算、数据过滤和数据移动；Intel 正在逐步清理历史开源项目，其中包括 Optane、FPGA 和云自动化相关工具，这些项目将不再维护，但仍可由社区继续 fork 和发展。但由于 Intel 已经退出 Optane 业务，这个项目实际上已经多年没有更新，现在正式被归档。
2026-03-18 08:30:36
267
原创 升级版流水灯：用FPGA控制上千颗RGB LED
Pixblasters MINI 是广受欢迎的Pixblasters MS1（https://pixblasters.com/products/ms1-controller/）的经济型版本，功能经过简化，适用于不需要全部功能的应用场景。Pixblasters MINI 是一个 FPGA实时视频到LED映射控制器，能够把普通 RGB LED 灯带和 LED 矩阵直接变成一个电脑显示屏，用于低成本 LED 视频墙和创意灯光项目。LED视频输出的左上角由TOP_LEFT_X和TOP_LEFT_Y设置。
2026-03-16 08:30:58
298
转载 从数字电路到 FPGA 系统设计 一步步搭建属于你的“数字积木”
pwd=open 提取码: open。这本书以 Verilog HDL + Vivado + FPGA工程实践 为主线，从基础逻辑设计一直讲到 CPU、图像处理、DSP等完整系统案例，帮助读者真正理解现代数字系统是如何构建的。但在真实工程环境中，数字系统设计早已发生了巨大的变化——《搭建你的数字积木——数字电路与逻辑设计（Verilog HDL & Vivado版）》正是在这样的背景下诞生的一本教材。这些案例展示了 FPGA在仪器与系统设计中的应用潜力。这些都是嵌入式系统与 FPGA 中最常见的接口协议。
2026-03-13 08:31:13
42
原创 用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践
最终成果：一个支持周期性（基于定时器）和软件触发中断的中断生成器 IP，通过 AXI4-Lite 与 Zynq UltraScale+ PS 完全集成，可以通过 PYNQ 的 Python 接口进行控制。生成的 Verilog 文件（interrupt_generator_ip.v）包含完整的 IP 核，带有 AXI4-Lite 接口，可直接用于 Vivado 集成。中断生成器核心（interrupt_gen.py）实现周期性和软件触发的中断逻辑，管理周期计数器和中断状态，提供两个独立的中断输出。
2026-03-11 08:30:33
354
原创 【Vivado那些事】被忽视的 FPGA 时钟神器：7 系列 BUFR 分频与区域时钟详解
在之前的讨论中，我们已经介绍过两种利用专用时钟资源进行分频的方法：在 7 系列 FPGA 中可以使用 BUFGCE 实现时钟分频，而在 UltraScale 架构 中则可以通过 BUFGCE_DIV 完成类似功能。我们在之前探讨基于 BUFG 的时钟划分时已经了解过全局时钟网络，它能够将时钟分配到器件的所有时钟区域。它内置的时钟分频功能，使得设计人员可以在 时钟区域内部轻松生成较低频率的时钟。通过这种方式，就可以把 BUFR 分频后的时钟 转发到 全局时钟网络，从而在 本地时钟区域之外的逻辑中使用该时钟。
2026-03-09 08:31:09
265
转载 打开 FPGA 工具链的“黑盒”：一本讲透 FPGA EDA 原理与实现的工程书
本书聚焦于FPGA EDA工具，即FPGA技术的基础。与其他半导体器件不同，FPGA的EDA分为两个阶段：芯片设计EDA和应用设计EDA。本书主要关注最先进的算法、数据模型和设计方法/标准，这将极大地帮助FPGA EDA工程师和研究人员对这一复杂的知识体系有一个清晰的认识。在芯片设计EDA部分，本书介绍了全定制和半定制方法，并阐述了类似ASIC的EDA工具；在应用设计EDA部分，本书则详细讨论了包括高级综合、逻辑综合、物理实现、比特流配置等在内的典型主题。这是 FPGA EDA 中最复杂的部分之一。
2026-03-06 08:31:09
35
原创 在 FPGA 上重生的经典：实现 Z80 与 8051 单板电脑
即使在 11.059200 MHz 的频率下，该系统的性能也比传统的 12T 内核快 10 倍。对于运行 Microsoft BASIC 4.7b 版本的最小 Z80 单板计算机，需要 8kB 的 ROM 空间和 4kB 的 RAM 空间。以下程序使用 BASIC-52 语言，在 PORT1 端口上将一个 LED 从最低有效位 (LSB) 移到最高有效位 (MSB)，并重复执行。而现在，随着 FPGA 的普及，我们可以在 FPGA 内核中重新实现这些经典 CPU，并构建真实可运行的单板计算机。
2026-03-04 08:31:17
399
原创 摆脱飞线！Jumperless——让面包板像FPGA一样“软件可连线”
它内置了可编程电源、电压/电流测量、GPIO 和 RGB 指示灯阵列，让原本物理连接的跳线变成可以用软件定义、自动连接甚至脚本控制的“虚拟跳线”。传统面包板靠手工插跳线，而 Jumperless 使用一组 可编程的交叉开关（crosspoint switch）阵列 来实现“任何点连任何点”的能力。可选择的 Nano 排针，使 Jumperless V5 能够与任何开发板配合使用，即使是引脚排列不同的开发板。在电子原型设计里，传统的面包板和飞线是必不可少的工具，但有时飞线乱成一团不仅不美观，还容易出错。
2026-03-02 08:31:12
472
原创 一款兼容 Feather 的 FPGA 板，可使用 Lua 编程
Lua 是在1993年由罗伯托·耶鲁萨林斯希、Luiz Henrique de Figueiredo和Waldemar Celes创建的，他们当时是巴西的里约热内卢天主教大学的计算机图形技术组（Tecgraf）成员。与 Python 不同，Lua 的设计初衷是快速、高效且轻量级，使其成为嵌入式系统的理想脚本语言。Lua 是动态类型的，通过基于寄存器的虚拟机解释字节码运行，并具有增量式垃圾回收的自动内存管理，使其成为配置、脚本编写和快速原型开发的理想选择。🔧 对硬件科学家友好 —— 支持 FPGA 逻辑。
2026-02-26 08:31:18
408
原创 KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步
Turtlebot2 通过串口通信，因此安装 KRS 后，需要创建一个使用 KV260 BSP 的新 Petalinux 项目，并更新内核以支持 TTYACM 和 TTYUSB。在机器人开发领域，ROS 2（Robot Operating System 2） 已成为工业级和科研级应用的标配框架，它不是传统操作系统，而是一个用于构建分布式机器人解决方案的库与工具集合，支持节点间通信、仿真、可视化等功能。由于KV260需要使用电池电压，需要升级电池线，使其也带有一个可以连接KV260的插头。
2026-02-11 08:30:43
375
原创 双管齐下筑优势 AMD 扩容中端 FPGA 阵营并延至 2045 + 长期供货
AMD Kintex UltraScale+ Gen 2 FPGA系列（https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/gen2/kintex-ultrascale-plus.html）基于台积电高效节能的 16 nm FinFET 架构（与 AMD 的所有 UltraScale+ FPGA 相同），与其他 Kintex 产品在价格、性能和功耗之间取得平衡有所不同。这些工具的仿真支持预计将于 2026 年第三季度推出。
2026-02-09 08:30:23
503
原创 从网络接口到 DMA，一套面向工程师的 FPGA 网络开发框架
网络模块（NDK 的一部分）负责网络数据包的接收和发送。作为 NDK 的一部分，该项目提供了一个最小化（参考）应用程序的示例设计，该设计可以轻松扩展，为用户应用程序提供硬件加速。这个套件支持包括 10 GbE、100 GbE 和 400 GbE 在内的高速以太网标准，同时提供了配套的 Linux 驱动、用户态库、示例程序等工具，大幅降低了网络加速 FPGA 设计的门槛。对从事 FPGA 网络加速、智能 NIC 设计或高性能系统工程的开发者来说，NDK 提供了一条更快、更可靠、更可复用的硬件加速设计路线。
2026-02-04 08:31:50
423
原创 当 FPGA 遇见怀旧计算：486 与 Atari ST 的硬件级重生
M8SBC-486 采用 PGA-168 插槽，兼容英特尔及其当时各种竞争对手的 5V 486 CPU，前端总线 (FSB) 速度为 24MHz——这意味着标准 486 部件的时钟速度为 24MHz，DX-2 时钟倍频部件的时钟速度为 48MHz，而理论上 DX-4 时钟倍频部件的时钟速度为 72MHz，但由于缺乏 5V 版本而未经测试，所有这些速度都略低于量产主板上提供的 25/33/50/66/75/100MHz 速度。i486，更广为人知的名称是486，是英特尔x86系列的第四代处理器。
2026-02-02 08:31:46
959
转载 ＜span class=“js_title_inner“＞硬件架构的艺术：工程师视角下的数字电路设计方法与技术＜/span＞
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-30 08:31:34
46
2
原创 当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 & 软件）
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
623
原创 ＜span class=“js_title_inner“＞当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 &； 软件）＜/span＞
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
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原创 ＜span class=“js_title_inner“＞当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 &； 软件）＜/span＞
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
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原创 KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-01-26 08:30:24
951
原创 ＜span class=“js_title_inner“＞KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来＜/span＞
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-01-26 08:30:24
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原创 走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-21 08:31:28
636
原创 ＜span class=“js_title_inner“＞走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践＜/span＞
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-21 08:31:28
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原创 FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-19 08:31:02
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原创 从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限
另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。最后是坚持用，还是又回到 RTL？
2026-01-16 08:30:48
394
转载 ＜span class=“js_title_inner“＞FPGA设计必备实战指南——《FPGA高手设计实战真经100则》＜/span＞
通过网盘分享的文件：FPGA高手设计实战真经100则 [（美）斯塔维诺夫著][电子工业出版社][2013.10][392页].pdf等2个文件 链接: https://pan.baidu.com/s/1qGx9zl2LYYTUe4xObp2pEw?《FPGA高手设计实战真经100则》是一部结合实践与理论的实战指南，适合FPGA设计的各个层级的工程师与学习者。全面覆盖FPGA设计关键领域：从设计工具使用到时钟设计、功耗优化等11个方面，帮助读者全面掌握FPGA设计技巧。设计验证、仿真、测试平台设计。
2026-01-16 08:30:48
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原创 ＜span class=“js_title_inner“＞从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限＜/span＞
另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。最后是坚持用，还是又回到 RTL？
2026-01-16 08:30:48
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原创 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-14 08:30:50
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原创 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-14 08:30:50
558
原创 从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-12 08:30:36
708
原创 ＜span class=“js_title_inner“＞从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析＜/span＞
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-12 08:30:36
665
原创 在 FPGA 上实现并行脉冲神经网络（Spiking Neural Net）
在中间状态下，可以看到神经元 1 的每隔一次脉冲都会触发神经元 3 的一个脉冲，同时也可以看到由阈下耦合产生的微小电压。最终的平衡状态显示，神经元 1 的每次脉冲都会触发神经元 3 的一个脉冲。这个项目展示了如何在 FPGA 上实现一个并行的 脉冲神经网络（Spiking Neural Network, SNN），包括神经元模型、突触模型、学习机制等核心部分，在硬件中用 Verilog 语言进行建模与验证。神经元 1 的脉冲可传递给神经元 2、神经元 3（通过电突触）和指示灯；
2026-01-08 13:30:19
581
原创 在 FPGA 里跑 SDR 和 FT8：一个 32 MHz 全频谱无线电的硬核实现
I2S_Transmitter IP 来自 http://www.harald-rosenfeldt.de/2017/12/30/zynq-create-an-i2s-transmitter-to-send-audio-signals/Panoradio (https://panoradio-sdr.de/panoradio-sdr/) 的功能远超我们想要构建的系统（100 MHz 频谱，16 位采样），而且它的组件（FPGA 板、A/D 板）也贵得多。请参阅本文开头框图中的频谱 DDC（缩放 FFT）。
2026-01-06 08:30:36
580
基于FPGA的深度学习加速器设计与实现
2018-06-25
xapp623-FPGA电源设计应用指导
2018-07-18
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
Tcl_Tk入门经典（第2版）
2018-09-05
FPGA知识图谱-SVG格式
2019-03-11
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
System Generator实现CORDIC算法工程文件
2018-11-05
LogicLock技术资料
2018-09-11
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