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RSS订阅转载 十分钟搭建边缘检测系统
B站：BV1a3411X7SeIP链接：https://github.com/suisuisi/Xilinx_Library/tree/main/HLS/edge_canny_detector上面是一直更新维护的开源项目，大家可以提PR。
2023-02-03 08:30:58
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原创 数字硬件建模SystemVerilog-时序逻辑建模（2）always和always_ff
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2023-02-01 08:30:35
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原创 HDLBits: 在线学习 SystemVerilog（十八）-Problem 115-125（状态机一）
HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu.com/column/c_1131528588117385216缩略词索引：SV:SystemVerilog从今...
2023-02-01 08:30:35
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原创 从FPGA说起的深度学习（一）
这是新的系列教程，在本教程中，我们将介绍使用 FPGA 实现深度学习的技术，深度学习是近年来人工智能领域的热门话题。在本教程中，旨在加深对深度学习和 FPGA 的理解。用 C/C++ 编写深度学习推理代码高级综合 (HLS) 将 C/C++ 代码转换为硬件描述语言FPGA 运行验证在第一篇文章中，将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”。什么是深度学习为了解释深度学习，有必...
2023-01-30 08:30:07
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原创 怒删虚拟机，FPGA开发新宠-几步在Windows上安装桌面化Linux
Linux上运行Vivado这类EDA工具要比Window上快很多，大概就是优化的问题，所以选择Linux上开发是一个比较好的选择（主要是免费）。国内习惯了Win系统，所以用Linux比较少，那么有没有既可以在Windows上做一些文档之类的编写办公，同时在Linux上做FPGA开发呢？答案是：没有，想啥呢？此文水完~答案是可以的，并且超级简单，微软都已经为我们想好了，并且微软商店里都有相关软件。...
2023-01-28 11:38:05
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原创 FPGA单独下载<固化文件>的解决方案
对于FPGA工程师除了日常的调试工作以外，批量生产时候指导生成人员下载我们生成的固化文件也是我们的工作，所以今天讲一讲FPGA单独下载<固化文件>的几种方式。批量生产-先下载后焊接批量生产产品没什么好选择的，都是将文件直接固化到FLASH中，然后在贴片时候再焊接，这样是最简单“暴力”的解决方案，这里就过多赘述了。小批量生产（10套以内）-手动下载小批量生产时候，基本不会有外场人员参与，...
2023-01-16 08:30:24
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原创 数字硬件建模SystemVerilog-时序逻辑建模（1）RTL时序逻辑的综合要求
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2023-01-13 13:00:22
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原创 Xilinx DDS Compiler IP 使用教程
副标题：优秀的IC/FPGA开源项目(五)-在AMD-Xilinx FPGA搭建DDS平台《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~Xilinx DDS IP简介，在 AMD——Xilinx FPGA 上简单实现。介绍直接数字合成器 (DDS) 是软件定义无...
2023-01-09 08:30:01
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原创 优秀的 Verilog/FPGA开源项目介绍（三十六）-RISC-V（新增一）
关于RISC-V的二三事risc-v官网❝https://riscv.org/RISC-V（跟我读：“risk----------------five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。这里要明确两个概念：指令集规范（Specification）和处理器实现（Implementation）是两个不同层次的概念，要区分开。指令集（ISA）是规范标准，往往用一本书或几张...
2023-01-06 08:30:22
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原创 羊的第四天，开始这篇年终总结
比较尴尬，从今年“羊”到明年，所以这篇文章也是每天抽出一点时间写写，可能会比较乱，先大致分下核心内容吧：今年总结新年展望今年总结先是完成了《数字硬件建模系列的Verilog篇》，效果不好不坏，主要以“逻辑”思想为主，后续的《SystemVerilog篇》效果不怎么好了，这主要和国内的环境有关，毕竟没有从"底层"推广，我们这种推广还是效果很小的，而且从“某些经验言论”来说SV不适合逻辑设计，只适合验...
2022-12-31 23:59:14
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原创 数字硬件建模SystemVerilog-组合逻辑建模（4）组合逻辑决策优先级
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2022-12-29 08:30:34
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原创 数字硬件建模SystemVerilog-组合逻辑建模（3）使用函数表示组合逻辑
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2022-12-21 08:30:43
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原创 还在为没有项目做发愁？这几个神级开源网站，都是FPGA/IC项目
介绍之前介绍的开源项目都偏向理论，那有没有一些开源项目可以参考学习呢？下面我们就介绍几个开源网站，网站上会经常有一些开源项目，涉及各种各样的项目：SDR、图像处理、古老CPU复现。。。Hacksterhttps://www.hackster.io/推荐专栏：https://www.hackster.io/xilinxhttps://www.hackster.io/intel该网站是个集各种平台的开...
2022-12-19 08:30:24
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转载 如何用AI来写Verilog代码？
最近ChatGPT大火，成功破圈，到底是什么？怎么使用？简单说，它是一个模型，一个语言模型！它是以对话方式与人进行交互的AI语言模型！但它能做的事情太多了，可以用它来写一封请假邮件：image-20221208210153673还有人用它来学英语、向它提各种问题，甚至可以用它来写程序，很多软件工程师都尝试过用它来写Python、Java等编程语言，这里我们就不再尝试了。作为FPGA工程师，我们肯定...
2022-12-15 08:30:12
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原创 数字硬件建模SystemVerilog-组合逻辑建模（2）always和always_comb
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2022-12-15 08:30:12
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转载 优秀的 Verilog/FPGA开源项目介绍-阶段性总结
♦ 总结一下目前为止的系列文章 优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信 2021-10-09 优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V 2021-10-12 ...
2022-12-12 08:30:32
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原创 HDLBits: 在线学习 SystemVerilog（十七）-Problem 106-114（移位寄存器）
HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu.com/column/c_1131528588117385216缩略词索引：SV:SystemVerilog从今...
2022-12-09 08:30:02
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原创 数字硬件建模SystemVerilog-组合逻辑建模（1）连续赋值语句
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
2022-12-07 08:30:03
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原创 Vitis AI-FPGA实时智能零售系统
整个系统是以DPU为核心，在 DPU 上部署对象检测模型实现实时智能检测，该系统视频输入可以来自 VCU 解码的视频或来自相机的实时视频图像。介绍Checkout So Easy 是本次介绍的项目系统名称。是在ultrascale+上利用 VCU 和 DPU 实现的智能零售系统。Checkout So Easy 有两种应用场景：1.Checkout So Easy充当云端将记录商品的视频以 mp4...
2022-12-05 08:30:51
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原创 HDLBits: 在线学习 SystemVerilog（十六）-Problem 98-105（计数器）
HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu.com/column/c_1131528588117385216缩略词索引：SV:SystemVerilog从今...
2022-12-02 08:30:51
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原创 优秀的 Verilog/FPGA开源项目介绍（三十五）- TinyML
绪论查看《为什么FPGA/ADC通信在工业领域下更喜欢用GPMC接口？》了解TinyML~今天介绍几个与TinyML相关的开源项目。TinyML Cookbookhttps://github.com/PacktPublishing/TinyML-Cookbook介绍这本书是关于 TinyML 的，TinyML 是一个快速发展的领域，位于机器学习和嵌入式系统的独特交叉点，可以使 AI 在微控制器等极...
2022-11-30 08:30:53
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原创 TinyML：是否是FPGA在人工智能方面的最佳应用？
TinyML 也是机器学习的一种，他的特点就是缩小深度学习网络可以在微型硬件中使用，主要应用在智能设备上。超低功耗嵌入式设备正在“入侵”我们的世界，借助新的嵌入式机器学习框架，它们将进一步推动人工智能驱动的物联网设备的普及。FPGA一直以低功耗、可重构的特点在各个领域内应用，同时也可以大大增加物联网应用环境，所以在FPGA上应用TinyML是否是FPGA方便的最佳应用？我们接下来分析一下TinyM...
2022-11-28 08:30:52
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原创 Windows上快速部署Vitis HLS OpenCV仿真库
Vitis HLS 图像处理平台搭建在 2019.2 以上的版本中AMD-Xilinx去除了对 OpenCV 的库函数的直接支持，需要我们手动搭建一个OpenCV的环境（主要是仿真环境），这一步虽然对综合不影响，但是对于算法的功能验证还是不方便，所以这一步对于使用OpenCV进行图像处理还是很重要的一步。今天这一步主要分成几部：第一步，安装所需要的文件（开源）第二步，设置好环境变量第三步，本地编译...
2022-11-21 08:30:23
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原创 HDLBits: 在线学习 SystemVerilog（十五）-Problem 90-97（触发器和锁存器（2））
HDLBits: 在线学习 SystemVerilog（十五）-Problem 90-97（触发器和锁存器（2））HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu...
2022-11-17 08:30:19
124
转载 SystemVerilog-阶段性总结（二）
前面已经写了大约30篇左右文章介绍了SV，效果依旧不是特别理想，文章看的很少，现在在考虑需不需要继续更新了或者暂缓更新，后续就是针对之前知识，在组合逻辑、时序逻辑及接口方面的应用，大部分知识在之前都有介绍。 优秀的 Verilog/FPGA开源项目介绍（二十二）- SystemVerilog常用可综合IP模块库 ...
2022-11-16 08:30:14
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原创 双MIPI摄像头图像系统设计
双MIPI摄像头图像系统设计介绍FPGA 的一大优势是我们可以实现并行图像处理数据流。虽然任务比较重，但是我们不需要昂贵的 FPGA，我们可以使用成本低廉范围中的一个，例如 Spartan 7 或 Artix 7。对于这个项目，将展示如何设计一个简单的图像处理应用程序，该应用程序平行处理两个摄像头。本项目主要使用 Digilent PCAM 扩展板。PCAM 扩展板为最多四个 PCAMS 提供接口...
2022-11-15 08:30:30
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原创 AXI4-Stream视频IP介绍及系统设计指南（一）
AXI4S视频IP介绍及系统设计指南（一）本文主要介绍使用AXI4S（AXI4-Stream）接口的视频IP细节。介绍本文总结了AXI4S接口视频协议，该协议在视频IP中的应用，其中AXI协议参考：https://docs.xilinx.com/v/u/en-US/ug1037-vivado-axi-reference-guide对于做过BT.1120总线的，这部分学习起来一点问题没有，只不过信号...
2022-11-14 08:30:49
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转载 【Vivado那些事儿】FPGA中逻辑资源和门的对应关系
在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的，因为大家工作中，说的逻辑资源数量，一般是指CLB或者Slice的个数，没人会特指有多少逻辑门。而且现在的LUT都是4输入或者6输入，可以做成逻辑门的组合，跟普通的逻辑门个数肯定不会是一对一关系。今天我们来看下这个关系如果对应。 在查资源时，看到一个词--logic cell，平...
2022-11-11 08:30:23
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转载 IC技术圈期刊 2022年第10期
IC技术圈期刊内容涵盖FPGA、前端、验证、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。共收录文章：FPGA 331篇，前端 196篇，验证 142篇，后端 97篇，嵌入式 7篇，自动化 18篇，模拟 18篇，求职就业 150篇，管理 8篇，软件 22篇。值得一看 | 细说验证中的Memory Allocation Manager#验证 #UVM_MEM_MAM #YAMM ...
2022-11-11 08:30:23
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转载 通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作
本篇博文旨在演示如何通过 NoC 从 Versal™ 应用处理单元 (APU) 访问 AXI BRAM。设计示例是使用 Vivado® 2020.2 版本创建的，评估板使用的是 VCK190 评估板。 VersalVersal 架构将“Scalar Engine”（标量引擎）、“Adaptable Engine”（自适应引擎）和“Intelligent Engine”（智能引擎）这三种不同类型...
2022-11-11 08:30:23
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原创 HDLBits: 在线学习 SystemVerilog（十四）-Problem 80-89（触发器和锁存器（1））
HDLBits: 在线学习 SystemVerilog（十四）-Problem 80-89（触发器和锁存器（1））HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu...
2022-11-10 08:30:27
53
原创 SystemVerilog-跳转语句
数字硬件建模SystemVerilog-跳转语句经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~跳转语句允许程序代码跳过一个或多个编程语句，SystemVerilog的jump语句是continue、break和disable。continue 和 break...
2022-11-09 08:30:32
203
原创 SystemVerilog-Function 和 task
数字硬件建模SystemVerilog-Function 和 task经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~RTL建模中的函数和任务（Function 和 task）SystemVerilog的函数和任务可以将复杂的功能划分为更小的、可重用的代码块。...
2022-11-09 08:30:32
327
原创 构建自定义 AXI4-Stream FIR 滤波器
构建自定义 AXI4-Stream FIR 滤波器副标题：优秀的IC/FPGA开源项目(五)-在Vivado中构建自定义 AXI4-Stream FIR 滤波器 IP《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~AMD-Xilinx 的 Vivado 开发工具具...
2022-11-07 08:30:27
360
原创 FPGA项目开发之AXI Stream FIFO IP
FPGA项目开发之AXI Stream FIFO IPXilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。AXI Virtual FIFO ControllerFIFO 是我们设计中常用的工具，因为它们使我们能够在进行信号和图像处理时缓冲数据。我们还使用异步FIFO来处理数据总线的时钟域交叉问题。FIFO 的...
2022-11-04 08:30:44
505
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转载 Vivado® ML Editions 2022.2 最新更新（附下载链接）
本文由 AMD Vivado ML Editions 产品营销经理Snehal Ullagaddi 撰写AMD XILINX 近期全新推出了 Vivado® ML Editions 2022.2 版给工具集带来了多项重大改进与增强功能。主要亮点推出电源设计管理器：电源设计管理器 (PDM) 是全新的下一代功耗评估平台，设计目的是为 Versal® 和 Kria™ SOM 提供准确一致的功耗估计...
2022-11-03 08:30:50
1004
原创 数字硬件建模SystemVerilog-循环语句
数字硬件建模SystemVerilog-循环语句经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~循环语句允许多次执行编程语句或begin-end语句组。SystemVerilog中的循环语句有：for、repeat、while、do..while、foreac...
2022-11-03 08:30:50
647
原创 VHDL、Verilog和SystemVerilog的比较
VHDL、Verilog和SystemVerilog的比较简介各种硬件描述语言 (HDL) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 HDL 切换到另一种HDL。本文比较了三种通用 HDL 的技术特性：VHDL (IEEE-Std 1076)：一种由多种验证和综合（实现）工具支持的通用数字设计语言。Verilog (IEEE-Std...
2022-11-02 08:30:27
1172
原创 HDLBits: 在线学习 SystemVerilog（十三）-Problem 72-79（卡诺图）
HDLBits: 在线学习 SystemVerilog（十三）-Problem 72-79（卡诺图）HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~网址如下：https://hdlbits.01xz.net/关于HDLBits的Verilog实现可以查看下面专栏：https://www.zhihu.com/co...
2022-11-01 08:30:47
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原创 在 FPGA 上快速构建 PID 算法
在 FPGA 上快速构建 PID 算法副标题：优秀的IC/FPGA开源项目(四)-使用HLS构建PID算法《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~作为一名工程师，在项目实施阶段多多少少会遇到需要使用控制理论的应用程序。一种非常常用的算法是比例积分微分控制器...
2022-10-31 08:30:48
397
xapp623-FPGA电源设计应用指导
2018-07-18
基于FPGA的深度学习加速器设计与实现
2018-06-25
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
FPGA知识图谱-SVG格式
2019-03-11
System Generator实现CORDIC算法工程文件
2018-11-05
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
LogicLock技术资料
2018-09-11
Tcl_Tk入门经典（第2版）
2018-09-05
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