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RSS订阅原创 一款兼容 Feather 的 FPGA 板，可使用 Lua 编程
Lua 是在1993年由罗伯托·耶鲁萨林斯希、Luiz Henrique de Figueiredo和Waldemar Celes创建的，他们当时是巴西的里约热内卢天主教大学的计算机图形技术组（Tecgraf）成员。与 Python 不同，Lua 的设计初衷是快速、高效且轻量级，使其成为嵌入式系统的理想脚本语言。Lua 是动态类型的，通过基于寄存器的虚拟机解释字节码运行，并具有增量式垃圾回收的自动内存管理，使其成为配置、脚本编写和快速原型开发的理想选择。🔧 对硬件科学家友好 —— 支持 FPGA 逻辑。
2026-02-26 08:31:18
335
原创 KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步
Turtlebot2 通过串口通信，因此安装 KRS 后，需要创建一个使用 KV260 BSP 的新 Petalinux 项目，并更新内核以支持 TTYACM 和 TTYUSB。在机器人开发领域，ROS 2（Robot Operating System 2） 已成为工业级和科研级应用的标配框架，它不是传统操作系统，而是一个用于构建分布式机器人解决方案的库与工具集合，支持节点间通信、仿真、可视化等功能。由于KV260需要使用电池电压，需要升级电池线，使其也带有一个可以连接KV260的插头。
2026-02-11 08:30:43
348
原创 双管齐下筑优势 AMD 扩容中端 FPGA 阵营并延至 2045 + 长期供货
AMD Kintex UltraScale+ Gen 2 FPGA系列（https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/gen2/kintex-ultrascale-plus.html）基于台积电高效节能的 16 nm FinFET 架构（与 AMD 的所有 UltraScale+ FPGA 相同），与其他 Kintex 产品在价格、性能和功耗之间取得平衡有所不同。这些工具的仿真支持预计将于 2026 年第三季度推出。
2026-02-09 08:30:23
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原创 从网络接口到 DMA，一套面向工程师的 FPGA 网络开发框架
网络模块（NDK 的一部分）负责网络数据包的接收和发送。作为 NDK 的一部分，该项目提供了一个最小化（参考）应用程序的示例设计，该设计可以轻松扩展，为用户应用程序提供硬件加速。这个套件支持包括 10 GbE、100 GbE 和 400 GbE 在内的高速以太网标准，同时提供了配套的 Linux 驱动、用户态库、示例程序等工具，大幅降低了网络加速 FPGA 设计的门槛。对从事 FPGA 网络加速、智能 NIC 设计或高性能系统工程的开发者来说，NDK 提供了一条更快、更可靠、更可复用的硬件加速设计路线。
2026-02-04 08:31:50
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原创 当 FPGA 遇见怀旧计算：486 与 Atari ST 的硬件级重生
M8SBC-486 采用 PGA-168 插槽，兼容英特尔及其当时各种竞争对手的 5V 486 CPU，前端总线 (FSB) 速度为 24MHz——这意味着标准 486 部件的时钟速度为 24MHz，DX-2 时钟倍频部件的时钟速度为 48MHz，而理论上 DX-4 时钟倍频部件的时钟速度为 72MHz，但由于缺乏 5V 版本而未经测试，所有这些速度都略低于量产主板上提供的 25/33/50/66/75/100MHz 速度。i486，更广为人知的名称是486，是英特尔x86系列的第四代处理器。
2026-02-02 08:31:46
680
转载 ＜span class=“js_title_inner“＞硬件架构的艺术：工程师视角下的数字电路设计方法与技术＜/span＞
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-30 08:31:34
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2
原创 当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 & 软件）
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
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原创 ＜span class=“js_title_inner“＞当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 &； 软件）＜/span＞
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
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原创 ＜span class=“js_title_inner“＞当 FPGA 遇上 Python：Glasgow 如何玩转数字接口（开源硬件 &； 软件）＜/span＞
最后，这个项目还没完结，整体扩展性很高，但是目前实现的功能和tigard（主页：https://github.com/tigard-tools/tigard）差不多，而且tigard硬件成本更低~Glasgow 是一个值得关注的一体化接口探索平台，无论是想探索Amaranth语言的应用还是各种接口的应用，最主要是软、硬件联合开发的能力。它包括硬件板卡 + 软件框架组合，可以连接到目标设备的多种数字总线，不需要额外有源/无源前端电路，并配有一定的保护措施以应对错误操作**。
2026-01-28 08:30:20
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原创 KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-01-26 08:30:24
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原创 ＜span class=“js_title_inner“＞KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来＜/span＞
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-01-26 08:30:24
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原创 走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-21 08:31:28
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原创 ＜span class=“js_title_inner“＞走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践＜/span＞
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-21 08:31:28
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原创 FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-19 08:31:02
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原创 从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限
另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。最后是坚持用，还是又回到 RTL？
2026-01-16 08:30:48
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转载 ＜span class=“js_title_inner“＞FPGA设计必备实战指南——《FPGA高手设计实战真经100则》＜/span＞
通过网盘分享的文件：FPGA高手设计实战真经100则 [（美）斯塔维诺夫著][电子工业出版社][2013.10][392页].pdf等2个文件 链接: https://pan.baidu.com/s/1qGx9zl2LYYTUe4xObp2pEw?《FPGA高手设计实战真经100则》是一部结合实践与理论的实战指南，适合FPGA设计的各个层级的工程师与学习者。全面覆盖FPGA设计关键领域：从设计工具使用到时钟设计、功耗优化等11个方面，帮助读者全面掌握FPGA设计技巧。设计验证、仿真、测试平台设计。
2026-01-16 08:30:48
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原创 ＜span class=“js_title_inner“＞从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限＜/span＞
另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。最后是坚持用，还是又回到 RTL？
2026-01-16 08:30:48
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原创 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-14 08:30:50
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原创 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-14 08:30:50
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原创 从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-12 08:30:36
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原创 ＜span class=“js_title_inner“＞从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析＜/span＞
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-12 08:30:36
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原创 在 FPGA 上实现并行脉冲神经网络（Spiking Neural Net）
在中间状态下，可以看到神经元 1 的每隔一次脉冲都会触发神经元 3 的一个脉冲，同时也可以看到由阈下耦合产生的微小电压。最终的平衡状态显示，神经元 1 的每次脉冲都会触发神经元 3 的一个脉冲。这个项目展示了如何在 FPGA 上实现一个并行的 脉冲神经网络（Spiking Neural Network, SNN），包括神经元模型、突触模型、学习机制等核心部分，在硬件中用 Verilog 语言进行建模与验证。神经元 1 的脉冲可传递给神经元 2、神经元 3（通过电突触）和指示灯；
2026-01-08 13:30:19
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原创 在 FPGA 里跑 SDR 和 FT8：一个 32 MHz 全频谱无线电的硬核实现
I2S_Transmitter IP 来自 http://www.harald-rosenfeldt.de/2017/12/30/zynq-create-an-i2s-transmitter-to-send-audio-signals/Panoradio (https://panoradio-sdr.de/panoradio-sdr/) 的功能远超我们想要构建的系统（100 MHz 频谱，16 位采样），而且它的组件（FPGA 板、A/D 板）也贵得多。请参阅本文开头框图中的频谱 DDC（缩放 FFT）。
2026-01-06 08:30:36
506
原创 电子拆解观察 | 深度剖析国外神秘 Rocketdyne 火箭控制板
称之为CPU板，是因为它的左下角看起来像是处理器和内存：这块板上的零件编号几乎都是定制的，以“RM”（可能是Rocketdyne Microelectronics？尽管缺乏完整的文档和系统说明，但仅从这些板卡的结构、用料和设计细节中，依然可以窥见典型的航天级电子系统设计思路。本文是eevblog上一位爱好者对 Rocketdyne 神秘航空电子板的拆解，不仅是一场视觉与工程逻辑的探险，也是技术爱好者跨界理解高可靠系统的一次绝佳机会。左侧边缘的 RM2466-001：是与其他地方连接的非隔离内部接口吗？
2026-01-04 08:31:31
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原创 从 JTAG 启动 Zynq UltraScale+ 上的嵌入式 Linux 镜像：详细实战教程
可以在我之前的文章中找到一个简单的单行 Bash 命令，可以更快地找到所需的配置。本教程的最后一步是将 Linux 内核镜像下载到 DDR 内存中，并通过 U-Boot 启动它。必须将镜像放置在 DDR 内存的空段中，并且不能损坏内存中已有的任何其他镜像。由于我使用的是定制板，其启动引脚被硬配置为 QSPI 启动模式，所以我修改了 FSBL 代码，强制其使用 JTAG 启动模式。由于我们使用的是 PetaLinux 构建系统来生成镜像，因此我们将使用常用的 U-Boot 作为 SSBL 程序。
2025-12-31 08:31:26
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原创 SURF：SLAC 开源 FPGA 与 ASIC 通用 RTL 框架详解
如果你正在进行复杂 FPGA/ASIC 的数字设计开发，并希望提高效率、降低重复设计成本，SURF 是一套成熟、可复用、工程级的基础架构库。无论是协议栈、AXI 总线、同步机制还是高速数据流处理，它都能为你的项目提供坚实的基础。SURF 是一个用 VHDL 实现的 IP 库和设计框架，包含大量常见模块，可直接用于 FPGA 或 ASIC 设计中，目标是让硬件开发者能够快速构建可靠的系统。拥有完整的 UDP/IP 以太网库及 DMA 结构，适用于数据流密集、需要高带宽的系统，如科学仪器、DAQ 等。
2025-12-29 08:30:25
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转载 FPGA设计必备实战指南——《FPGA高手设计实战真经100则》
通过网盘分享的文件：FPGA高手设计实战真经100则 [（美）斯塔维诺夫著][电子工业出版社][2013.10][392页].pdf等2个文件 链接: https://pan.baidu.com/s/1qGx9zl2LYYTUe4xObp2pEw?《FPGA高手设计实战真经100则》是一部结合实践与理论的实战指南，适合FPGA设计的各个层级的工程师与学习者。全面覆盖FPGA设计关键领域：从设计工具使用到时钟设计、功耗优化等11个方面，帮助读者全面掌握FPGA设计技巧。设计验证、仿真、测试平台设计。
2025-12-26 08:31:27
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原创 从 JTAG 启动 Zynq-7000 嵌入式 Linux：使用 XSCT 全流程教程
XSCT，即 Xilinx Software Command-line Tool，是 Xilinx 提供的 CLI 工具，用于替代旧的 XSDB（见下图，原文：https://adaptivesupport.amd.com/s/question/0D52E00007GTvwySAD/xsct-vs-xsdb?通过使用设备树二进制文件，U-Boot 可以将匹配的驱动程序绑定到受支持的硬件目标/组件。我的情况是，启动引脚是固定的，我不得不通过修改 FSBL 的源代码来强制其进入 JTAG 启动模式。
2025-12-24 08:31:40
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原创 FINN：FPGA AI 推理新范式 —— 定制化、高性能、量化神经网络编译器框架
FINN 是一个由 Xilinx（现 AMD Research）集成通信与 AI 实验室开源的机器学习框架，它提供了一个端到端的方案，用于探索和实现 量化神经网络（QNN）在 FPGA 上的高效推理加速器。FINN 内置大量基于 Vitis HLS 和 RTL 的流式组件模板，每个组件代表神经网络中的一层，如卷积、线性层等，这些模块可以按需组合生成硬件设计。与传统库不同，FINN 不只是一个简单的硬件调用层，而是 编译器级框架：即输入网络模型，输出完整可合成的硬件设计。
2025-12-22 08:30:41
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转载 图书推荐|FPGA从入门到精通.实战篇 (至芯科技)
这本由至芯科技教研组打磨整理的入门教材，正是为你准备的“一条学习路径”——从软件安装、工具使用、常用语法入手，逐步过渡到 IP 调用、外设驱动和大量实战项目。内容全部取材于教研组在高校的真实授课与规范化设计流程，强调“设计思路与方法”，实战性强、可移植性高，能显著缩短二次开发周期。如果你想把课堂上的 HDL 知识真正变成能跑在板子上的工程项目，这本以实战为导向、强调设计思路与方法的教材，将是你入门与进阶的最佳伴侣。高可复用代码：书中大量模块经过工程验证，便于移植到你的项目中，省时省力。
2025-12-19 08:30:38
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原创 把 Vivado 项目放心交给 Git：一篇 FPGA 工程师必读的实战指南
此外还加入了 自定义 RTL 文件，通过 UART 提供 AXI 访问，用来演示 自定义 RTL 与 IP 设计共存 的情况。只要我们保存 .srcs 目录 + .xpr 工程文件，就可以在任何地方完整重建 Vivado 工程。当然，在使用 Vivado 时，我们不仅需要处理源代码控制，还需要处理以 IP 为中心的设计产品。好消息是，从 Vivado 2022.1 开始，这一切已经变得非常清晰、也非常容易。此时在 GitHub 网页上，就可以看到完整的 Vivado 工程源文件了。
2025-12-17 08:30:31
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原创 BerkeleyLab Bedrock：为 FPGA 与加速计算打造的开源基石
Bedrock 借助传统的 *nix 工具（make、grep、shell、python）实现强自动化能力，方便脚本化构建、生成接口、代码骨架等。dsp：平台无关的数字信号处理模块及 testbench（例如 DDS、上/下变频、CIC 滤波器、低/高通滤波器、混频器等）。rtsim：射频系统的实时仿真组件，包括谐振腔、电/机电模式、ADC、电缆、压电器件等，用于在上板前做系统级仿真。projects：若干已实例化的工程，能被编译、综合并生成可下板的 bit 文件（覆盖不同板卡/平台）。
2025-12-15 08:30:35
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转载 图书推荐|基于FPGA的嵌入式图像处理系统设计
基于FPGA的嵌入式图像处理系统设计》——用硬件思维重塑图像处理能力，让算法不仅正确，而且更快。FPGA 原理、架构、供应商、功耗 / 时钟 / 互连等关键要素，为算法上硬件建立理解基础。📘 《基于FPGA的嵌入式图像处理系统设计》——一本真正能把图像算法“搬”进硬件的经典著作。📘 《基于FPGA的嵌入式图像处理系统设计》——一本真正能把图像算法“搬”进硬件的经典著作。从需求 → 算法 → 结构 → 映射 → 调试，提供真正工程化的开发路线图。从串行→并行，从算法→硬件结构，从理论→工程落地。
2025-12-12 08:31:10
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原创 将 FIR 滤波器写得更“上游” —— 面向 FPGA 的架构与高性能编码实践
在转置型实现中，所有乘法器看到的是相同的输入样本。这种结构非常契合现代 FPGA 的 DSP 片（DSP slices），尤其当我们利用它们的内部流水线寄存器时效果最佳。但正如 FPGA 设计中的大多数问题一样，可达的性能在很大程度上取决于我们设计的构架。两个功能上等价的 FIR 滤波器在实现后的表现可能大相径庭，关键在于它们映射到器件 DSP 与布线资源的契合程度。在每个延迟级上，样本乘以常数系数，然后把所有级的输出相加。但是，当我们把这个设计综合到 FPGA 时，很快在要求的时钟频率下遇到时序问题。
2025-12-10 08:30:27
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原创 高速 AI 时代，FPGA 正在悄悄接管全新工作负载
在人工智能、高速无线通信、医疗与生命科学技术快速发展的背景下，FPGA 正在迎来全新的应用黄金期。它们不仅作为传统的原型验证工具，还越来越多地扮演着数据流优化、AI 基础设施加速与网络安全保障等关键角色。FPGA（现场可编程门阵列）的核心优势在于：部署之后仍可重配置逻辑。在算法迭代速度远超过芯片架构迭代速度的 AI 时代，这一特性显得尤为重要。此外，低前期成本让 FPGA 成为 ASIC 前的验证平台，或在工作负载尚未稳定前的“临时硬件方案”。虽然单片成本仍然高于 ASIC，但它们在低量、高性能领域极具优势
2025-12-09 21:18:20
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转载 Xilinx V7 690T PCIe IP核使用时有关TAG号的一个BUG
勾选该选项：IP 核会宣称支持「8bit 位宽的 TAG 字段」，理论上可同时处理 2^8=256个TAG号（对应 PCIe 设备空间寄存器中「Device Control 寄存器的 Bit8」被置 1，文档表 4-5 有明确定义）；PCIe 总线中关键的 “事务标识”—— 用于匹配「发起的请求（如内存读、I/O 读写）」和「目标返回的完成包（Completion）」，避免事务混乱，尤其在多事务并行时必不可少。当此位为 1 时，PCIe 设备可以发出 ERR_FATAL Messages 报文；
2025-12-05 08:30:42
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原创 通过 UART 实现远程 AXI 访问：让 FPGA 调试更灵活
随后，加入一个协议转换模块 (protocol conversion module)，它接收通过 AXI Stream 接收到的字节 (bytes)，并将其翻译 (translate) 成 AXI 的读或写事务 (read / write transactions)。uart桥接出来的是axi4_full master接口，但是读，写突发长度固定为1，意味着如果写8个字节，就会发起2次突发，由于uart速度本来就慢，所以这种设计也是没有问题的。协议转换与 AXI 事务 (AXI Transactions)
2025-12-01 08:31:23
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原创 AMD Vivado2025.2已发布，可供下载
老器件还是不建议升级，对其基本没什么优化，都是针对最新的架构进行升级。全新的工程变更指令（ECO）合法化检查器，支持设计规则检查（DRC）；简化 SV 实例之间的 AXI 连接，并为所有 AMD 知识产权（IP）和块设计（BD）自动创建及管理封装器。XPM支持通过模块引用的方式，在顶层块设计（BD）中添加包含 NoC XPM 的寄存器传输级（RTL）代码。需注意，已为 2025.2 版本延长了单文件下载（SFD）服务的提供期限。新增并优化了关于 SLR 跨域的报告功能，助力更高效的 QoR 分析。
2025-11-27 08:32:12
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转载 SystemVerilog如何优雅的提升FPGA开发效率
在传统 Verilog 中，always @(*) 是组合逻辑的标准写法，always @(posedge clk) 是时序逻辑的写法，但这些语句本身并不能明确表达“这段代码是组合逻辑”还是“时序逻辑”，综合工具必须猜测工程师的意图，可能导致不符合预期的综合结果。类似下面的代码，WAIT和DONE的值是相同的，显然这是错误的，但是verilog是无法检测出的，而使用enum，在编译时或者通过语法检查工具能立刻检查出来。• 其他赋值操作是非法的：除了上述规定的情况，任何其他的赋值操作都是非法的。
2025-11-26 08:30:59
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原创 边缘 AI 新玩法：在 ZYNQ 本地部署 DeepSeek 模型
出于这个目的，本项目将在 ZUBoard（含 Arm Cortex-A53 内核的 Zynq UltraScale+ MPSoC）上运行一个较小的 DeepSeek 模型。由于 ZUBoard 仅配备 1 GB 的 LPDDR4 内存，需在 SD 卡上建立足够的交换（swap）空间，以防止内存耗尽导致系统崩溃。在多个基准上（如 MMLU、GSM8K、HumanEval、MMMU）表现出接近或达到最先进水平，同时优化 CPU/GPU 推理效率。这些模型能够理解人类的文本查询，并生成文本回应。
2025-11-24 08:31:02
900
基于FPGA的深度学习加速器设计与实现
2018-06-25
xapp623-FPGA电源设计应用指导
2018-07-18
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
Tcl_Tk入门经典（第2版）
2018-09-05
FPGA知识图谱-SVG格式
2019-03-11
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
System Generator实现CORDIC算法工程文件
2018-11-05
LogicLock技术资料
2018-09-11
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