OpenFPGA-CSDN博客

原创 Vivado中封装IP那些事儿（二）-自定义File Group和多参数联动

本文主要在上一篇文章基础上（工程基于axis_vid_out，官方源码建立工程即可使用），File Groups页增加自定义File Group、Customization GUI页增加位宽表达式（多参数联动）。建立工程后进行IP封装，可以参考上一篇文章，第一页：Identification和第二页：Compatibility自己按照自己需求修改。Vivado中封装IP那些事儿(一)第三页：File Groups。第三页：File Groups。

2025-11-05 08:30:19 104

原创 FPGA新闻速览-从漏洞到突破：FPGA技术在安全、架构与量子领域

他们提出了一种名为 “Chynopsis” 的新型攻击方法，能够让 FPGA 芯片进入一种“受控睡眠状态”，从而绕过内置的安全防护机制，使敏感数据（包括加密密钥）在未被清除的情况下仍然保留在芯片中。研究团队发现，通过一种精准的欠压（Undervolting）手段，可以在极短时间内降低 FPGA 的供电电压，使芯片的时钟逻辑暂停，而存储的数据依然保留。最近，IBM 的研究团队用一块标准 AMD FPGA 芯片，跑出了一个震撼业界的结果——他们成功实现了量子纠错算法的实时运行，速度竟然快了 10 倍。

2025-11-03 08:31:08 896

转载图书不推荐|Xilinx FPGA权威设计指南：基于Vivado 2023设计套件

今天要介绍的这本书——《Xilinx FPGA权威设计指南：基于Vivado 2023设计套件》，是一本系统、深入且实用的 FPGA 学习与工程参考书。同时，本书对 UltraScale+ 架构进行了详细解析，支持 Verilog 与 VHDL 双语言学习，对综合、布局布线、仿真、调试等环节进行了逐步讲解。第2章 Vivado设计套件导论（框架、流程、模式、约束文件、IDE界面等）第3章 Vivado工程模式基本设计实现（工程创建、综合、仿真、实现、下载）全书共 11 章，既讲理论，也讲实践。

2025-10-31 08:30:23 90

转载【芯片设计】简洁明了速记verilog运算优先级

但这种事自己写的时候能去主动规避，review别人代码时就没办法了，于是呢我就想有没有啥顺口溜来辅助记忆呀？，通过这三个字就能把整个顺序推出来（前面计算后面逻辑中间移位比嘛），还挺有意思。()[]优先级最高其实完全是冗余信息，这个谁也不能忘而且二者也不会有啥冲突，不用记。ber也太长了吧，这还背个屁的了，看来还是得自己动手缩一下。:，这个也不用记，一目二目三目这先后顺序都固定的。再后面就是逻辑操作了，位操作优先级是高于整体逻辑操作的。后面的移位和比较，可以压缩下，叫移位比好了。括号单目先，乘除余在前。

2025-10-29 08:31:29 98

原创 Vivado中封装IP那些事儿(一)

C All Inputs 2 在C Is Dual等于0情况（不使能），不能进行修改，那么在Editable选择Dependent，然后填写表达式：$C_IS_DUAL > 0 ，表示C Is Dual不勾选则不能修改，其他参数同这一参数，全部一样修改即可。C All Outputs也是同样设置。第二页很好理解，就是该IP支持的FPGA型号，如果不在这个列表里的FPGA调用IP，IP就是灰色没办法添加，同理，你如果调用别人的IP，是灰色的IP可能就是这里没添加你用的FPGA型号。

2025-10-27 08:30:29 831

转载图书推荐|AMD FPGA设计优化宝典：面向Vivado System Verilog

前段时间，我们介绍过《AMD FPGA设计优化宝典：面向Vivado/VHDL》，那本书以VHDL语言为主线，深入讲解了FPGA结构、代码风格与设计收敛方法，让不少使用VHDL的工程师直呼“终于有系统教材了”。而今天要推荐的这本—— 《AMD FPGA设计优化宝典：面向Vivado/SystemVerilog》，可以说是同一体系下的“姊妹篇”，但同时更贴近国内主流工程师的设计习惯。对于使用Vivado的开发者来说，这本书，不仅是一本教程，更是一份系统化的优化指南。时钟偏移、抖动与规划的系统方法。

2025-10-24 08:30:29 109

转载《搞定UVM，其实就这8件事：快速入门必备机制拆解》

uvm_config_db#(int)::set(this, "env.agent", "is_active", UVM_ACTIVE)uvm_driver 通过 get_next_item() 拿到item，将其驱动到DUT接口上，然后通过 item_done() 告知sequencer本次传输完成。my_driver, my_monitor, my_agent, my_env, my_test (都继承自对应的 uvm_component)，并使用正确的宏注册。

2025-10-22 08:30:50 135

原创用 FPGA 实现 PCIe 传输，开源核 LitePCIe 深度解读

在高速数据交换、服务器加速卡、嵌入式系统里， PCIe 接口几乎是“必备武器”。但对于很多 FPGA 工程师来说，自己实现一条 PCIe 通道从零起步仍然很困难——涉及 TLP 层、BAR 映射、DMA 引擎、收发逻辑、时钟域交叉、PHY 配置……包括 TLP 层、重排序、交叉开关、MSI 支持等，这些都是传统 PCIe 核中最难实现、但也是最关键的部分。项目是用 Python + Migen 编写，用户既可以在 LiteX 生态中使用，也可以导出 Verilog 加入传统 FPGA 开发流程。

2025-10-20 08:31:12 1235

转载图书推荐|基于FPGA的通信系统综合设计实践

它基于 Xilinx FPGA 平台，以 Vivado + MATLAB/Simulink + System Generator 为核心工具链，系统地介绍了从算法仿真到硬件实现的完整过程。3️⃣ 设计平台与验证基于 Nexys4 DDR + Analog Discovery 2 + AD/DA 扩展板的综合平台环境，包含系统下载、bit 文件生成与板上测试方法。你在 Simulink 里看到的滤波器、调制模块、采样过程，最后都能“自动生成” HDL 代码，直接跑在 FPGA 上。

2025-10-15 08:30:22 149

原创 FPGA 玩转 4K 视频输入输出：让图像处理更“丝滑”

在内部，视频物理层控制器（Video Phy Controller）与 GTH 收发器相连，用于发送（Tx）和接收（Rx）操作，并为 HDMI 发送端和接收端各提供 3 条数据通道（data lane）。为了确保能够支持最高的分辨率和帧率，视频像素以每时钟 2 像素或每时钟 4 像素的速率提供（取决于模块的配置）。此外，我们还可以提取有关图像处理流水线的配置和性能的信息。现在我们知道我们有一个可行的系统，并且可以在 AMD MicroBlaze™ 处理器上执行程序，我们需要为 HDMI 直通创建应用软件。

2025-10-13 08:30:46 783

原创隐形布线之王：深入 PathFinder 在 FPGA 中的角色与缺陷

在信号非常密集、资源极度紧张的区域，PathFinder 有时被标签为 “unroutable”（无法路由），即使理论上是有解的设计。因为 FPGA 的互连资源（routing wires、开关节点）是稀缺的，布线越好、冲突越少，设计的性能和可路由性就越高。自 1990 年代末以来，PathFinder 一直是 FPGA 布线（routing）阶段的主力算法，为设计工具提供“能连通又不重叠”的路径规划方案。在大规模、资源紧张的设计场景中，它的弱点可能导致设计“明明可做，却被标签为不可路由”。

2025-10-09 08:30:22 382

原创 FPGA世界里的“芯片对芯片”通信：Chip2Chip IP 核带来的效率提升

它通过通道复用、数据宽度转换和支持多种物理层接口（如SelectIO和Aurora），能够将AXI4和AXI4-Lite接口透明地桥接起来，可以让一个 FPGA 向另一个 FPGA（或一个拥有对应 IP 的芯片）发起 AXI 或 AXI-Lite 总线访问，就好像对方走在自己的地址图里那样，读写对方的内存或寄存器。这样一来，不管是片上的处理器、MicroBlaze，还是其他的 AXI master，都能通过这个 IP 发起读写操作，去访问对端设备的 AXI 地址空间。好处是延迟低、链路效率高。

2025-09-24 08:30:41 443

原创 DreamSourceLab：开源硬件里的那股清流，逻辑分析仪也能变神器

硬件 + 软件全开源，然后社区不断维护，最后变成大家都能用、能改、能扩展的工具。谁要改波形格式、谁要支援新的采样率、甚至谁要改 GUI，都可以从头到尾自己动手。USB 接口：采用的是 Cypress CY7C68013A，这块带高速 USB 的单片机在逻辑分析仪界很常见，也就 30 RMB 左右。上位机：Qt 应用叫 DSView，界面参考了 PulseView，既熟悉又好用，还能跑在 Linux、Windows 上。这不是只 “开源一点点样子” 的项目，而是真·能用、能改、能扩的那种。

2025-09-17 08:30:15 1045

原创如果“西贝”也做FPGA开发

它提供了用于CDC、内存、FIFO、仲裁器、时分复用和其他功能（如 PRBS、延迟和桶形移位器）的模块。它还提供用于 UART、SPI、I2C 等的接口 IP，使其成为 AXI 端点的宝贵资源。最近西贝莜面村因为使用预制菜被骂上热搜，大家都知道，餐饮行业现在一个热词就是“预制菜”，很多流程不再从头做，而是拿现成的半成品再加工，既省时间又保证了口味稳定。PSI Lib:由 Paul Scherrer 研究所开发，该库提供内存、FIFO、跨时钟域、时分复用、AXI 接口和其他常见模块的 IP 模块。

2025-09-15 08:31:44 1072

原创一块板子，玩转 HDMI、USB、FPGA ——聊聊开源项目 HDMI2USB-Numato-Opsis

这样一来，不管是做视频采集、直播推流，还是教学实验，都能用上它。平时我们在用相机、摄像头，或者游戏主机的时候，HDMI 是最常见的视频接口。视频实验室工具：想研究视频接口协议？换句话说，Opsis 就是一个专门给视频开发者准备的“实验平台”，不光能用来做 HDMI→USB，还能玩很多花样。教学演示：比如做 FPGA 视频实验课，可以直接展示 HDMI 信号的采集、处理和输出，学生能一眼看到效果。但是，但是这是一个10多年前的项目，这类产品已经被ASIC取代，所以借鉴一下思路还是可以的，不建议深入。

2025-09-11 09:02:40 673

原创 FPGA 上的 AI“神器”：MathWorks Deep Learning HDL Toolbox

最快捷的入门方法是先在 MATLAB 中生成参考设计，然后 MATLAB 会生成一个针对 ZCU102 评估板的 Vivado 项目。设置完成后，打开 ZCU102 的电源，将 JTAG 连接到开发板，并从 MATLAB 下载比特流。它帮你把 MATLAB 里的深度学习模型，直接翻译成可运行在 FPGA 上的硬件结构，还自带了一个成熟的 DLP 引擎，降低了从算法到部署的门槛。自动生成 FPGA 工程：不需要手写 RTL，只要在 MATLAB 定义好网络结构，就能一键生成 Vivado 工程。

2025-09-09 08:30:32 717

原创 FPGA 版本管理三种方式：你会选哪一种？

Xilinx 官方支持在编译 bitstream 时，使用 BITSTREAM.CONFIG.USR_ACCESS 参数设为 TIMESTAMP，将编译时间自动写入配置带中的 32-bit USR_ACCESS 寄存器中 (https://docs.amd.com/v/u/en-US/xapp1232-bitstream-id-with-usr_access)。适合 CI/CD、团队项目的现代方法：在 build 流程中动态生成包含版本号和构建时间的 HDL 源文件，然后合入设计中。上自动注入源码方案。

2025-09-02 08:30:43 1196

原创灯光、镜头和FPGA逻辑

在积分时间（即捕获图像的时间）内，撞击像素的光子产生的电荷会累积，就像水灌满桶一样，将势阱填满。不管用哪种解决方案，高级算法可能不一样，但最基础的部分都是一样的：它们都得先跟图像传感器或者摄像头连接，把拍到的画面处理一下，然后整理成视频流，好让显示器显示或者通过网络传出去。在 FPGA 中，我们可以处理像素流，对原始数据进行反拜耳处理，使用 2x2 网格将每个像素转换为 RGB 值。然而，到目前为止，我们只讨论了像素、电荷的积累，以及电荷转化为电压，再转化为数字格式的过程。

2025-08-28 08:31:13 620

原创 Pico2‑ICE FPGA 开发板：从开箱到跑通示例的全历程

搭载 RP2350 双核 RISC-V MCU + Lattice iCE40UP5K FPGA，配合官方 SDK，你可以一步步跑通各种示例，从 LED 到 VGA，再到 MCU 与 FPGA 协作应用。Pico2-ICE + 官方 SDK 的历程，提供了从硬件跑灯 → MCU ↔ FPGA 通信 → 外设驱动 → MicroPython 控制的完整体验。在 examples/pico_usb_spi，可以把 USB 数据通过 SPI 传给 FPGA 内部模块，支持 SRAM、Flash 操作。

2025-08-27 20:01:35 985