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DC15:Verilog HDL常用综合语法 (十五)+ Comments
前面已经记录了一些组成Verilog的基本组成,可以用这些基本组成来构成表达式。这一节,就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是针对综合来的,也就是可以设计出实际电路来的(行为描述语句有两大子集,一个是面向综合,一个是面向仿真)。②行为描述语句一般指放在always语句中。内容提纲如下所示: ·触发事件控制 ·条件语句(if与case语句) ·循环语句 ·任务和函数 ·编译预处理 一、触发事件控制 .原创 2021-08-18 14:53:51 · 386 阅读 · 0 评论 -
DC13:Tcl与Design Compiler (十三)——Design Compliler中常用到的命令(示例)总结+comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner本文将描述在Design Compliler中常用到的命令,这些命令按照流程的顺序进行嵌套讲解,主要是列举例子;大概的讲解布局如下所示: 大概有11个部分,下面我们逐个部分进行(简单的)介绍的举例。1、tcl的命令和结构tcl的命令和结构请参照第二节的内容:http://www.cnb.原创 2021-07-20 12:31:13 · 12306 阅读 · 0 评论 -
DC12:Tcl与Design Compiler (十二)——综合后处理+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner概述 前面也讲了一些综合后的需要进行的一些工作,这里就集中讲一下DC完成综合了,产生了一些文件,我们就要查看它生成的网表和信息,下面就来介绍DC综合完成之后要进行哪些工作: 也就是说,DC一般完成综合后,主要生成.ddc、.def、.v和.sdc格式的文件(当然还有各种报告.原创 2021-07-20 12:08:56 · 1450 阅读 · 0 评论 -
DC11:Tcl与Design Compiler (十一)——其他的时序约束选项(二)+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时,为了提高测试的覆盖率,我们经常使用多路(multiplex,简称mux)传输电路的控制时钟,使电路的时钟信号可以由.原创 2021-07-19 21:00:25 · 1148 阅读 · 0 评论 -
DC10:Tcl与Design Compiler (十)——其他的时序约束选项(一)+ Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 之前讲了基本的时序路径约束,现在我们来看一下其他的约束,然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型,但是可以通过实战来了解其他的约束。本文的具体内容是: ·多时钟同步约束 ·门控时钟的约束 (实战:) ·正负边沿触发器的约束 ·输入输出延时的非默认约束 ·输.原创 2021-07-19 20:42:32 · 691 阅读 · 0 评论 -
DC8:Tcl与Design Compiler (八)——DC的逻辑综合与优化+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 对进行时序路径、工作环境、设计规则等进行约束完成之后,DC就可以进行综合、优化时序了,DC的优化步骤将在下面进行讲解。然而,当普通模式下不能进行优化的,就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以逻辑综合为主,不涉及物理库信息。在实战部分,我们将在DC的拓扑模式下进行。(本文主要参考虞希清的《专用集成电路设计实用教.原创 2021-07-19 20:16:24 · 1546 阅读 · 0 评论 -
DC7:Tcl与Design Compiler (七)——环境、设计规则和面积约束+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner本文的主要内容是讲解(约束针对的是逻辑综合下的约束,而实战部分则是在DC的拓扑模式下进行): ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战(部分)环境属性的约束1、工作环境属性约束 输入/输出端口及其驱动属性是设计规格的一部分,工作环境的约束,是对这个规格约束的一部分。 工作环境约束一.原创 2021-07-14 00:01:15 · 1829 阅读 · 0 评论 -
DC6: Tcl与Design Compiler (六)——基本的时序路径约束+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 时序约束可以很复杂,这里我们先介绍基本的时序路径约束,复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示: ·时序路径和关键路径的介绍 ·建立时间、保持时间简述 ·时钟的约束(寄存器-寄存器之间的路径约束) ·输入延时的约束 ·输出延时的约束 ·组合逻辑的约束 ·.原创 2021-07-13 23:03:24 · 684 阅读 · 0 评论 -
DC5:Tcl与Design Compiler (五)——综合库(时序库)和DC的设计对象+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲synopsys的Design Ware库。主要内容分为三个部分:标准单元库、DC的设计对象、Design Ware库。(1)标准单元库 绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲、与非、或非、与或非、锁存.原创 2021-07-11 16:39:20 · 2066 阅读 · 0 评论 -
DC4:Tcl与Design Compiler (四)——DC启动环境的设置+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner主要内容有: ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释(1)启动环境配置简述 我们按照前面的基本流程使用DC进行设置,但是这里主要使用的是脚本,因此不能一条一条命令进行演示其效果。在启动DC之前,首先要配置DC的启动环境,也就是那些库的设定。配置DC的启动环境主要是.synopsys_dc.setup配.原创 2021-07-11 16:09:17 · 673 阅读 · 0 评论 -
DC3:Tcl与Design Compiler (三)——DC综合的流程+comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner1、基本流程概述首先给三个图,一个图是高层次设计的流程图: 下面是我对这张图的理解: ① 设计之前,准备好库、HDL代码的思想、约束生成;然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。 ② .原创 2021-07-11 14:27:15 · 734 阅读 · 1 评论 -
DC1+2: Tcl与Design Compiler (一二)——前言+DC综合与Tcl语法结构概述+DCT/DCG+wireloadmodel+Comments
本文如果有错,欢迎留言更正;此外,转载请标明出处 http://www.cnblogs.com/IClearner/ ,作者:IC_learner1、逻辑综合的概述synthesis = translation + logic optimization + gate mapping .DC工作流程主要分为这三步Translation : 翻译,主要把描述RTL级的HDL语言,在约束下转换成DC内部的统一用门级描述的电路(Generic Boolean Gates)(DC自己的.原创 2021-07-11 11:43:25 · 3774 阅读 · 0 评论 -
DC0: 数字设计中的时钟与约束+comments
ps:可以转载,转载请标明出处:http://www.cnblogs.com/IClearner/ 最近做完了synopsys的DC workshop,涉及到时钟的建模/约束,这里就来聊聊数字中的时钟(与建模)吧。主要内容如下所示: ·同步电路与异步电路; ·时钟/时钟树的属性:偏移(skew)与时钟的抖动(jitter)、延时(latency)、转换(transition)时间; ·内部时钟; ·多路复用时钟; ·门控时钟; ·行波时钟; ·双.原创 2021-07-10 17:12:14 · 1140 阅读 · 0 评论 -
Synopsys工具介绍
VCSVCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将转载 2010-05-19 10:40:00 · 3025 阅读 · 0 评论 -
basic eda tools
看波形用debussy & verdi功能仿真用VCS & ncverilog形式验证用formality STA 检查用PT功耗分析用nanosimFPGA 做辅助验证。原创 2009-12-03 18:43:00 · 503 阅读 · 0 评论 -
CVS的使用
1. 创建cvs仓库#mkdir /cvsroot#chmod 777 /cvsroot$cvs –d /cvsroot init$export CVSROOT=/cvsroot首先使用root帐户在根目录下创建一个cvsroot目录,并修改目录访问权限为所有人都可以访问。再用普通用户创建并初始化cvs仓库。最后设置CVSROOT环境变量(或在bashrc文件中配置,或/转载 2009-11-19 09:17:00 · 1284 阅读 · 0 评论 -
CVS使用手册
作者:车东 发表于:2002-02-06 18:02 最后更新于:2008-02-15 22:02版权声明:可以任意转载,转载时请务必以超链接形式标明文章原始出处和作者信息及本声明。CVS是一个C/S系统,多个开发人员通过一个中心版本控制系统来记录文件版本,从而达到保证文件同步的目的。工作模式如下: CVS服务器(文件版本库) / |转载 2009-12-18 10:00:00 · 598 阅读 · 0 评论