SV/UVM
verification language
ChipArtist
To be a ChipArtist~~
展开
-
SV some points
错误之处望高人指教,共同学习!1.SystemVerilog 有什么特点对验证有用 ? 1.1 SV的event schedule机制:dut/design在active area执行,testbench/program在reactive area执行。这样能最大程度地避免design与testbench在sampling/driving data时产生的race。原创 2009-12-17 09:08:00 · 1422 阅读 · 0 评论 -
vera
1. Install vera . The version I used is 6.2.82. Create a template . (1), edit a top module with verilog . Surppose the name is test.v (2), Create a template . vera -tem -t test -c clk_i te转载 2009-12-17 15:34:00 · 827 阅读 · 0 评论 -
SystemVerilog语言简介
1. 接口(Interface)% i ]: q. /% z& f+ Z7 ]- X4 E y/ Q1 o$ F6 m6 ~Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口,我们必须对期望的硬件设计有一个详细的认识。不幸的是,在设计的早期,我们很难把握设计的细节。而且,一旦模块的端口定义完成后,我们也很难改变端口的配置。另外,一个设计转载 2009-11-28 16:49:00 · 1951 阅读 · 0 评论