VHDL的并行语句

并行语句是硬件描述语言的一大特点，与像c语言不同的是，并行语句的执行是并行的，不会因为书写顺序的前后而产生执行时的先后。VHDL语言支持的并行语句主要有以下7种：

• 端口映射语句
• 信号赋值语句
• when条件选择语句
• generate语句
• 进程语句
• 过程调用语句
• 块语句

并行语句在VHDL程序中的位置
并行语句可以是结构体的begin与end之间的任何位置，举例如下：

architecture <arch_name> of <entity_name> is

	-- Declarations (optional)结构体声明部分

begin

	-- Process Statement (optional)

	-- Concurrent Procedure Call (optional)

	-- Concurrent Signal Assignment (optional)

	-- Conditional Signal Assignment (optional)

	-- Selected Signal Assignment (optional)

	-- Component Instantiation Statement (optional)

	-- Generate Statement (optional)
并行语句；
并行语句；
。。。
并行语句
end <arch_name>;

一、映射语句

1、映射语句
映射语句主要应用于模块的调用，在例化模块时用于传递类属性参数和端口连接。

2、component格式
声明被引用模块的接口信息，以便调用该模块时正确进行端口与类属性参数的连接。QuartusII声明格式如下：

3、模块的例化
在VHDL程序中用在结构体声明中声明的模块，模块例化一次产生一块硬件电路，例化两个就产生两块硬件电路。quartusII模块例化格式如下：

architecture <arch_name> of <entity_name> is

	-- Declarations (optional)

begin

	-- Process Statement (optional)

	-- Concurrent Procedure Call (optional)

	-- Concurrent Signal Assignment (optio