问题: 请问在VHDL里将一个信号置为open是什么意思?
专家解答: 例化时输出不接
请问在VHDL里将一个信号置为open是什么意思?
最新推荐文章于 2023-01-07 16:27:29 发布
问题: 请问在VHDL里将一个信号置为open是什么意思?
专家解答: 例化时输出不接