Prime_timer静态时序仿真

静态时序仿真PT是对综合后的网表文件进行仿真，我们把前一讲DC综合得到的文件拷贝过来，包括：firnetlist.v网表文件，fir.sdc和fir.sdf文件，PT仿真使用的还是脚本文件，新建一个文件，命令为pt.scr，

文件内容为：

首先设置路径，和DC综合的路径一样

set my_lib_path "/home/smic180/digital/sc/synopsys/ /home/smic180/digital/io/synopsys/ /home/smic180/digital/sc/symbols/synopsys/"
set search_path "$search_path $my_lib_path "
set synthetic_library "dw_foundation.sldb"
set target_library "typical.db"

set link_library "* typical.db * SP018N_V1p0_typ.db"

然后读入文件，命令是：

read_file -format verilog {/home/IC/Desktop/fir/prime_timer/firnetlist.v}

设置顶层命令：current_design fir          fir是firnetlist文件里面顶层模块的名字

设置link：link

然后加载时钟约束命令：source fir.sdc

最后报告一些信息：

report_timing -from [all_inputs] -to [all