FPGA有符号加法器

module signed_add(input CLK,RST,
                  input  [12:0] A,B,//input parameter A={1'b,12'b}={sign,value} 
                                    //B={1'b,12'b}={sign,value}
                  output [13:0] C); //output C=A+B  C={1'b,13'b}={sign,value} 

reg [13:0] c;
always @(posedge CLK,negedge RST)
    if(!RST)begin 
        c<=13'b0;
    end else begin 
    if(A[12]==0&&B[12]==0)begin  //if(A is positive and B is positive )
        c<={1'b0,{1'b0,A[11:0]}+{1'b0,B[11:0]}};
    end
    if(A[12]==1&&B[12]==0)begin  //if(A is negative and B is positive )
       if(A[11:0]>B[11:0]) c<={1'b1,{1'b0,A[11:0]}-{1'b0,B[11:0]}};
       else c<={1'b0,{1'b0,B[11:0]}-{1'b0,A[11:0]}};
    end 
    if(A[12]==0&&B[12]==1)begin //if(A is positive and B is negative )