关于fpga实现有符号的加减乘

摘要：测试环境：quartus 13.0，在多数情况下，我们需要通过扩展符号位来实现有符号数的+ - *，但是verilog 的语法中有关于有符号的修饰符：signed，对比，笔者做了简单的测试，现将过程记录如下：

这里我测试了乘法，代码如下：

 

module mul_test(
input                clk    ,
input                sw0    ,
output reg  signed [2:0]        a  ,
output reg  signed [2:0]        b    ,
output reg signed [5:0