重温FPGA开发21

亚稳态现象原理与解决方案

1 浅析亚稳态现象

1.1 建立时间与保持时间

在讨论亚稳态之前，直到建立时间和保持时间的概念
对于数字系统而言，建立时间（setup time） 和 保持时间（hold time） 是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。

建立时间就是时钟触发时间来临之前，数据需要保持稳定的最小时间，以便数据能够被时钟正确的采样。
保持时间就是时钟触发时间来临之后，数据需要保持稳定的最小时间，以便数据能够被电路准确的传输。

可以通俗的理解为：时钟到来之前，数据需要提前准备好；时钟到来之后，数据还要稳定一段时间。建立时间和保持时间组成了数据稳定的窗口。

1.2 什么是亚稳态

1.2.1 背景

在同步系统中，数据相对于时钟总有固定的关系。当这种关系满足器件的建立和保持时间的要求时。输出端会在特定的传输延迟时间内输出一个有效状态。因为在同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态。但是在，异步系统中，由于数据和时钟的关系不是固定的，因此有时会出现违反建立和保持时间的现象。当违反建立和保持时间时，就会输出介于两个有效状态之间的中间级电平且无法确定停留在中间状态的时间，或者在经过一定的延迟后才能进行正常切换。

1.2.2 定义

亚稳态是由于违背了触发器的建立时间和保持时间而产生的。**设计中任何一个触发器都有特定的建立时间和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。如果信号在这段时间发生了变化，那么输出将是未知的或者称为“亚稳得”。这种有害状态得传播就叫做亚稳态。**触发器得输出会因此而产生毛刺，或者暂时保持在不稳定的状态而且需要较长时间才能回到稳定状态。

如下图所示，当触发器处于亚稳态时，输出会在高低电平之间波动，这会导致延迟输出转换过程，并超出所规定得时钟到输出得延迟值（tco）。亚稳态输出恢复到稳定状态所需得超出tco的额外时间部分称为稳定时间（tmet）。并非所有不满足建立时间和保持时间的输入变化都会导致亚稳态输出。触发器是否进入亚稳态和返回稳态所需时间取决于生产器件的工艺技术与外界环境。一般来说，触发器都会在一个或者两个时钟周期内返回稳态

如下图所示，触发器的运转类似于 在光滑的山上滚动球，山的两边代表两个稳定状态（即高和低），上顶就代表亚稳态。假设球处于一个稳定的状态（即1或0），给球一个足够（满足建立和保持时间的推力），使这个球在规定时间内越过山顶到达另一个稳定的状态。

然后推力不够（即违反建立和保持时间），这个球就会到达山顶（即输出亚稳态），停留一段时间后再返回到一个稳定的状态（即最终输出稳定）。这个球也可能上升一段路程就返回了（即输出可能产生毛刺）。这两种情况都会增加从时钟变化到稳定输出的延迟。

所以，简单的说，当信号在一个时钟域（src_data_out） 里变化，在另一个时钟域（dest_date_in）内采样时，就会导致输出变成亚稳态。这就是所谓的同步失败。

窗口越大，进入亚稳态的概率越高。在大多数情况下，较新的逻辑器件会有更小的亚稳态窗口，也就意味着器件进入亚稳态的概率会更小。

1.2.3 如何避免亚稳态

如上所述，每当违背建立和保持时间的时候，亚稳态就会出现。下面的建议方法可以明显减小亚稳态发生的概率。

1. 采用同步器
2. 采用想要更快的触发器（缩短亚稳态窗口）
3. 使用亚稳态硬化触发器
4. 使用级联触发器（两个或者多个）作为同步器。如果一个触发器的亚稳态失败的概率为P，那么N个触发器的亚稳态失败率为PN
5. 减少采样速率
6. 避免使用dv/dt 低的输入信号

2 实验

利用按键给串口发送数据。

1. 在s2 里面，posedge 检测失败。此时，继续呆在s2。导致状态机在s2卡死

如果捕获到不稳定的电平，就会出现抖动不稳定的情况

如果用两级 寄存器的情况，亚稳态的情况非常小了。

写法2

每来一个时钟沿，这两种写法是一样的。
一级还在振荡，再来一级就可以了。

思考题：串口接收实验中，是否存在相同的问题，如果存在，请你优化自己的代码。

加上两个同步寄存器，同步寄存器进来的信号打两派

参考：https://zhuanlan.zhihu.com/p/483639639