【半导体先进工艺制程技术系列】应变硅工艺技术

应变硅技术概况

应变硅技术是指通过应变材料产生应力，并把应力引向器件的沟道，改变沟道中硅材料的导带或者价带的能带结构，可以通过合理的器件设计来获得合适的应力方向从而减小能带谷内、谷间散射概率以及载流子沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的。

基础概念

在硅衬底材料中，硅具有多能谷的能带结构，沿<100>方向上其导带由六个简并能谷构成，这六个简并能谷分别有六个导带极值，并且导带底附近的等能面形状为旋转椭球面，其电子有效质量在旋转椭球等能面的不同方向上有所不同，沿椭圆短轴运动和长轴运动的有效质量分别为𝑚𝑡和𝑚𝑙。

 图1 电导有效质量示意图

研究发现，当张应力作用于NMOS在<100>或者<110>晶向的沟道上，NMOS的速度随着应力的增加而增加，而对于压应力正好相反。对于PMOS，不管是压应力还是张应力作用于<100>晶向的沟道上，它几乎不会影响PMOS的速度，为了通过应变技术提高PMOS的速度，PMOS的沟道必须制造在<110>晶向上。当压应力作用于PMOS在<110>晶向的沟道上，PMOS的速度随着应力的增加而增加，而对于张应力正好相反。

在没有受到应力的情况下，PMOS在<100>方向上的速度要比在<110>晶向的速度大，这就是为什么通用的衬底晶圆片都是在<100>方向上的，而在需要考虑利用应变技术改变PMOS的速度的时候才会选择<110>晶向的衬底晶圆片。

源漏嵌入SiC应变技术

源漏区嵌入SiC应变技术被广泛用于提高NMOS的速度，它是通过外延生长技术在源漏嵌入SiC材料，从而对沟道产生应力，从而降低电子的电导有效质量和散射几率。

硅的晶格常数是5.431Å，碳的晶格常数是3.57Å，硅与碳的不匹配率是34.27%，从而使得SiC的晶格常数小于纯硅，并且碳的晶格常数远小于硅的晶格常数，SiC材料只需很少的碳原子就可得到很高的应力。

图2 在硅衬底上外延生长SiC应变材料外延

NMOS的源漏嵌入SiC应变材料的工艺流程：

1.选取形成侧墙和LDD结构的工艺为起点。

2.通过LPCVD淀积一层的SiO2氧化层，作为SiC外延生长的阻挡层。

3.通过光刻和刻蚀，去除NMOS区域的SiO2氧化层。

4.选择性刻蚀硅衬底，在NMOS源漏形成凹槽。

 5.通过循环多次CVD淀积和多次湿法刻蚀技术，在NMOS源漏凹槽硅衬底上外延生长SiC应变材料，同时进行n型磷掺杂。

源漏区嵌入SiGe应变技术

源漏区嵌入SiGe应变材料可以提高PMOS的速度。 它是通过外延生长技术在源漏嵌入SiGe材料，从而对沟道产生单轴压应力，改变硅价带的能带结构，降低空穴的电导有效质量。

硅的晶格常数是5.431Å，锗的晶格常数是5.653Å，硅与锗的不匹配率是4.09%，从而使得SiGe的晶格常数大于纯硅。

图3 在硅衬底上外延生长SiGe应变材料外延

外延生长SiGe的工艺：

1.利用LPCVD淀积一层的SiO2氧化层，作为SiGe外延生长的阻挡层。

 2.通过光刻和刻蚀，去除PMOS区域的SiO2氧化层。

 3.选择性刻蚀硅衬底，在PMOS源漏形成凹槽。

 4.通过外延技术，在PMOS源漏凹槽硅衬底选择性外延生长单晶态的SiGe薄膜，同时进行原子p型硼掺杂。

接触刻蚀阻挡层应变技术

 拉应力的Si3N4薄膜： Si3N4薄膜中也会含有H原子，它主要以Si-H和N-H的形式存在。通过改变H原子的含量可以调节Si3N4薄膜的应力， H原子的含量越高Si3N4薄膜的应力就越小，早期的工艺是通过控制气体的比例、高频电源功率和反应温度来调节H原子的含量，更先进的工艺制程中引入紫外光照射条件， 利用紫外光可以打断Si3N4薄膜中的Si-H和NH键，形成更强的Si-N键。

压应力的Si3N4薄膜： 可以利用双频射频电源的PECVD淀积压应力的Si3N4薄膜，双频射频电源是指它包含高频射频电源和低频电源。淀积压应力的Si3N4薄膜的气体源除了包含SiH4和NH3外，还包含H2和Ar。 利用高频射频电源可以电解重原子气体Ar，形成Ar+等离子体， 再利用低频电源加速Ar+离子形成高能离子体，再利用高能离子体轰击效应，使得Si3N4薄膜更为致密，形成压应力。

接触刻蚀阻挡层工艺：

1.选取45nm工艺技术已经形成金属硅化物的工艺为起点。

 2.通过LPCVD淀积一层的SiO2氧化层和通过紫外光PECVD淀积高应力的覆盖层Si3N4，Si3N4提供双轴拉应力。

 3.通过光刻和干法刻蚀，去除PMOS区域的覆盖层Si3N4。

4.通过LPCVD淀积一层的SiO2氧化层和通过双频射频电源PECVD淀积高应力的覆盖层Si3N4，Si3N4提供双轴压应力。

5.通过光刻和干法刻蚀，去除NMOS区域的第二次淀积的覆盖层Si3N4。