通过字符串访问generate模块内部的变量

动机

今天一个朋友问了这样一个问题

失败原因

首先介绍一下generate的用法，generate用于减少verilog的重复语句，批量进行操作。

虽然0202年了，综合工具对于for的支持已经很好了，但是使用generate进行for循环，不仅可以实现普通的变量赋值，还可以批量生成assign或者always语句，它的作用实际上和宏定义是一样的，直接将代码展开

举个例子，我有两个数组reg [7:0] a [7:0]和reg [7:0] b [7:0]，我需要把他们对应元素相乘，那么可以这么做

genvar i;

reg [ 7:0] a [7:0];
reg [ 7:0] b [7:0];
wire [15:0] c [7:0];

generate
  for(i;i<8;i++) begin
    assign c[i] = a[i]*b[i];
  end
endgenerate

这种写法是完全等价于下面这种写法的

genvar i;

reg [ 7:0] a [7:0];
reg [ 7:0] b [7:0];
wire [15:0] c [7:0];

assign c[0] = a[0]*b[0];
assign c[1] = a[1]*b[1];
assign c[2] = a[2]*b[2];
assign c[3] = a[3]*b[3];
assign c[4] = a[4]*b[4];
assign c[5] = a[5]*b[5];
assign c[6] = a[6]*b[6];
assign c[7] = a[7]*b[7];