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IP is locked 上锁的解决办法
vivado IP 上锁问题解决情况之一原创 2023-01-04 15:26:12 · 1088 阅读 · 1 评论 -
收藏verilog高级语言进阶弥补不足学习链接
自己收藏的verilog高级进阶弥补不足的学习链接原创 2022-09-07 10:12:55 · 562 阅读 · 0 评论 -
vivado下固化QSPI FLASH pcie知识
Vivado下固化 FLASH的技巧judy在 周四, 04/11/2019 - 09:57 提交今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。对于XILINX FPGA 如何缩小 bit文件或者MCS或者bin文件大大小,以及如何配置QSPI FLASH的加载速度,对于很多初学者来说还不知道,有必要推广下。1、纯FPGA#bit co.转载 2022-03-21 14:59:41 · 2371 阅读 · 0 评论 -
ZU9 AXI DMA使用问题-收发数据过程和时序关系AXISTREAM FIFO - GTH结合问题
首先参考如下文章,给了我很大启发,我这部分复位确实是按照环路做的,避开了坑。而我的设计中PL端时钟和PS端不是一个时钟,就出现了各种问题ZYNQ AXI DMA使用问题_AE_小良的博客-CSDN博客最近被AXI DMA给坑了一下 烦躁了几天 今天终于找到了原因。之前一直以为是AXI FIFO有BUG 而且是XILINX的BUG 老是出现DMA读完FIFO中数据之后程序卡死的情况,而且还会丢失FIFO中的数据现象。网上的大部分例程都是回环测试 基本避过了这个坑 但是项目需要往FIFO中写入PL端获取原创 2022-03-15 16:31:12 · 1655 阅读 · 1 评论 -
vivado 仿真behavior simulation 报错[VRFC 10-3180]cannot find port ‘reset_on’ on this module
我出现这个错误的原因是block design 加了pin脚后没有选择右键generate output products 导致的,重新点击这个,再create HDL wrapper 就好了下面的是其他原因导致的,大家根据自己情况参考下vivado关于添加IP后错误提示[VRFC 10-3180]_BOZI_didiao的博客-CSDN博客...原创 2022-03-14 15:34:49 · 6009 阅读 · 1 评论 -
FPGA mpsoc vitis SDK PMU-FW is not running, certain application may not be supported
FPGA mpsoc vitis SDK PMU-FW is not running, certain application may not be supported原创 2022-03-09 13:57:49 · 3641 阅读 · 4 评论 -
WARNING: [Labtools 27-3413] vivado报错调试界面无信号无波形解决方法
vivado----fpga硬件调试 (五) ----找不到ila核问题及解决,WARNING: [Labtools 27-3413]原创 2022-03-02 10:11:54 · 27693 阅读 · 0 评论 -
Vivado报错:[Runs 36-527] DCP does not exist,generate Output Products MIG ddr3 IP核后报错DCP问题解决
Vivado报错:[Runs 36-527] DCP does not exist_烦恼诗集#的博客-CSDN博客先参考这个文档解决,问题描述:综合工程时,某个IP文件被标红,出现[Runs 36-527] DCP does not exist...... 的报错解决办法:如果是在windows系统上用Vivado打开工程,当工程路径过长时,可能会出现这样的问题。比如:D:\BaiduNetdiskDownload\FPGA\DBF\fpga-filter-implementation-ma原创 2022-02-17 17:02:58 · 9189 阅读 · 1 评论 -
implement通过但下载bit文件报错-vivado bit生成报 DRC AVAL-244
参考了这篇文档给我的提示。vivado bit生成报 DRC AVAL-244_timewh的专栏 -CSDN博客经常在添加Debug Core ILA 后会遇到这个问题,字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK,但实际DRC时发现这两个时钟是一样的。”虽然不太明白,但可以看到问题定位在u_ila_4模块,打开debug页面,确认下u_ila_4模块所用的采样时钟。第一步:先把Messages的Critial waring/Warning过一遍,把代原创 2021-12-29 11:08:10 · 1145 阅读 · 0 评论 -
[Labtools 27-3421] xczu9_0 PL Power Status OFF, cannot connect PL TAP. Check POR_B signal.
下载程序时报这个错误,jtag连接好了,jtag模式也选择好了。解决的方法是,有一个6拨码开关的地方需要看原理图确认需要的时钟频率,然后根据原理图对应的模式选择,将拨码开关移到对应的位置。我这个是米联客zu9开发板,需要100Mhz时钟。改到相应100Mhz时钟后,这个报错就消失了...原创 2021-12-27 16:05:54 · 4786 阅读 · 4 评论 -
xilinx官网下载vivado等软件工具无法下载原因,报错:xilinx官网 由于您的帐号输出合规验证失败,我们无法满足您的请求。
突然想总结下我到目前为止的感受以及一些变化。总的来说很多事情我都渐渐明白了,以后也会明白很多现在还不懂的事情。0到5岁,是我失忆的部分,可能会在某种场合下想起一些事情,一些刺激较大的,比如被打,比如被欺负而哭泣...原创 2021-11-12 16:15:19 · 7929 阅读 · 9 评论 -
xilinx各芯片产品选型引导手册product selection guide( FPGA中zynq UltraScale+ MPSOC的概念理解)
一些记不住的基本概念UltraScale:超大规模TRM:TechnicalReferenceManual技术参考手册因为要做这系列芯片的相关项目,但给了芯片型号后需要找到对应的技术手册数据手册来看。然后才发现自己搞不懂xilinx里的各种系列芯片的关系。还好关于这方面的手册一般十多页一个。所以我就都下载下来对比研究了一番。终于搞懂了,之前一直分不清,以为zynq是PS+PL端的SOC总称,所以什么K7,V7都属于ZYNQ呢。原来是并列关系。这里我把他们缕清思路一下。我是通过查各种的手册,...原创 2021-09-10 16:44:16 · 5924 阅读 · 2 评论 -
[DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specific
vivado2018.3在调试cameralink接口时,synthesis和implement都过了,但生成bit文件时报如下错误[DRC UCIO-1] Unconstrained Logical Port: 6 out of 12 logical ports have no user assigned specificlocation constraint (LOC). This may cause I/O contention or incompatibility with the bo...原创 2020-07-23 10:31:15 · 6861 阅读 · 0 评论 -
回复: vivado2016 调用MIG ip核严重警告[Project 1-19]
参考了xilinx官方解决问题的链接https://forums.xilinx.com/t5/%E5%AD%98%E5%82%A8%E6%8E%A5%E5%8F%A3-%E8%A7%86%E9%A2%91/vivado2016-%E8%B0%83%E7%94%A8MIG-ip%E6%A0%B8%E4%B8%A5%E9%87%8D%E8%AD%A6%E5%91%8A-Project-1-19/m-p/884989链接不管用的话就按照下图自己找吧。回复: vivado2016 调用MIG ip核转载 2020-07-17 10:21:20 · 7806 阅读 · 8 评论 -
对编译特性(* ASYNC_REG = “TRUE” *)的理解
https://blog.csdn.net/weixin_30646505/article/details/97432136https://www.cnblogs.com/limanjihe/p/9781319.html(*ASYNC_REG = "TRUE"*)命令用于声明寄存器能够接收相对于时钟源的异步数据,或者说寄存器是一个同步链路上正在同步的寄存器。这条命令可以放在任何寄存器上,除了设置它的值为TRUE外还可以设置为FALSE.例子:(*ASYNC_REG = "TRUE"*) reg转载 2020-07-07 09:37:32 · 4479 阅读 · 0 评论 -
[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 1400.000 MHz (CLKIN1_PERIOD, net
综合过了,implement时报这个错,找了半天原因,最后理解了下,大概意思是我给的时钟太快了,超过了最大值,将100M的时钟改成了50M,错误就消失了。但有一个疑问就是cameralink发送图像的输入时钟连100M都不可以吗?估计有些限制或者参数我没设置对吧。...原创 2020-07-06 14:58:55 · 9630 阅读 · 0 评论 -
在sdram中运行的linux内核和文件系统烧写到flash中的方法
转载自:https://blog.csdn.net/charistain_huang/article/details/5791739该文章因为实在没法看,也没个分行。所以为了便于学习理解,将该文章通过自己的理解重新翻译下。红色部分为了强调突出便于观看。是搞Linux系统需要记得一些命令和理解。以下是将能在sdram中运行的linux内核和文件系统烧写到flash中的方法!从内部rom启动后,加载loader.bin和uboot.bin(重新编译的)发送boot.bin :在提示符下我们输入如转载 2020-05-18 09:45:30 · 1388 阅读 · 0 评论 -
.mcs与.bin文件格式有什么区别?
mcs文件是其中两个ASCII字符用于表示数据的每个字节HEX文件。我理解的就是在每一行都加了些东西。.bin文件即二进制文件仅按顺序只包含原始字节流。因此,MCS文件的效率似乎较低,因为它需要2个字节来表示1个字节。但是它有两个优点:(1)在每行的末尾都有一个校验和以确保完整性。(2)每行包括该行应位于内存中的地址。因此,例如,如果一个MCS文件包含几个在地址空间中相距很远的段,则它可能很小,而等效的二进制文件可能很大,因为它将有很多0x00或0xFF来填充段之间的空间。所以对于这..原创 2020-05-15 10:45:59 · 7352 阅读 · 1 评论 -
vivado时序约束问题中的一些概念和总结方法(不断更新和补充)
参考链接1:https://forums.xilinx.com/t5/Vivado/vivado-%E4%B8%AD%E6%97%B6%E5%BA%8F%E9%97%AE%E9%A2%98/m-p/977551请问intra-clock path 和inter-clock paths两个的区别是什么?分别针对的是什么类型的时序不满足?下图是其中一条不满足的时序,请问如何定位解决?步骤是怎样...原创 2019-10-21 14:09:57 · 14655 阅读 · 6 评论 -
vdma配置后可以正常传输数据但读0x0034 S2MM_VDMASR Register寄存器为0x15810
参考链接:https://forums.xilinx.com/t5/Video/how-to-fix-VDMA-S2MM-errors/td-p/845420配置vdma的过程是痛苦而曲折的。话不多说,这里就说经过一系列更改配置后,读取这个寄存器为S2MM_VDMASR Register寄存器 0x0034的值为0x15810通过PG20手册可以看到这里的错误的意思是S2MM_VD...原创 2019-10-12 14:44:44 · 1538 阅读 · 2 评论 -
编译后清除操作,generate Output Products MIG ddr3 IP核后报错DCP问题解决,Vivado工具–综合流程中的基础知识
参考链接:http://www.360doc.com/content/16/0406/19/18252487_548393946.shtml当我们提到'Implementation'时,我们通常都知道它是由以下几个步骤组成的:-opt_design-place_design-route_design-(and a numb...原创 2019-08-21 14:08:31 · 8754 阅读 · 2 评论 -
PCIE 设备与HOST之间的地址转换
转载出处:https://www.cnblogs.com/MemoryOfStars/p/9681895.html最近刚好用到了通过PCIE的与PC端相连的ARM板子,看了看代码,里面的地址转换确实把我也弄得有些晕,一边和组里的人讨论一边去问大神,终于算是把这块给弄的明白了,在博客里稍微记录一下,防止之后又忘记。PCIE是一种高速串行计算机扩展总线标准,旨在替代老版的PCI总线,现...转载 2019-08-13 10:29:22 · 2464 阅读 · 0 评论 -
[Place 30-51] IDELAYCTRL elements have been found to be associated with IODELAY_GROUP ‘CAMERALINK‘,
vivado工程一段时间都可以正常运行,突然有一天,报了如下错误[DRC PLIDC-2] IDELAYCTRLs assigned to group with no IODELAYs: IDELAYCTRL cells have been found to be associated with IODELAY_GROUP 'CAMERALINK', but the design does n...原创 2019-09-28 17:40:57 · 5423 阅读 · 0 评论 -
开发板通过以太网和电脑连接后,串口打印 ifconfig 后没有显示ipv4地址
https://blog.csdn.net/kbwzy/article/details/45650191https://blog.csdn.net/qq_33229669/article/details/79138556https://blog.csdn.net/u012995514/article/details/45718149这三个方法很全。记录一下问题描述:ifconfig...转载 2019-05-31 15:52:10 · 2617 阅读 · 0 评论 -
[USF-XSim-62] 'elaborate' step failed with error(s).使用vivado进行verilog实验,无法进行仿真,如何解决?
我之前用的vivado2014.3后来用的vivado2015.03,在Windows10操作系统上,想要仿真的时候报如下类似错误[USF-XSim 62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/lirongcui/learning/cameralink_dri原创 2017-04-27 10:06:44 · 73374 阅读 · 13 评论 -
vivado中工程调试出现的一些critical Messages解决方法
1. create_clock:No valid object(s) found for '-objects[get_ports{pcie_sys_clk_clk_p[0]}]'.这个错误的原因是我在源代码的基础上又包了一层,包了一个顶层,然后输入的信号input pcie_sys_clk_clk_p需要在后面加一句声明wirepcie_sys_clk_clk_p;加上后就...原创 2019-08-19 14:15:36 · 13683 阅读 · 6 评论 -
FPGA中bram和dram差别
选择distributed memory generator和block memorygenerator标准:Dram和bram差别:1、bram 的输出须要时钟,dram在给出地址后既可输出数据。2、bram有较大的存储空间。是fpga定制的ram资源;而dram是逻辑单元拼出来的。浪费LUT资源3、dram使用更灵活方便些补充:在Xilinx A...转载 2019-08-13 13:53:56 · 16848 阅读 · 0 评论 -
已知.bit文件和.ltx文件用Vivado 的 ILA debug调试步骤
这个想要成功之前是需要搭建好硬件平台的,比如我自己的板子是自己开发的,就和官方的Xilinx的开发板等有所区别,jtag线要插好一一对应上。开始的时候我就是没有对应好管脚,只是电源vcc插对了,也看不出哪里错了。正常情况下,下载器插上USB口后会显示橙色灯亮,jtag端口中vcc电源管脚如果接对了,就会由橙色变成绿色灯。开始我就以为这样就证明jtag管脚线插对了呢,其实没有,以内只要一个vcc插对...原创 2019-07-18 17:31:57 · 11007 阅读 · 0 评论 -
压缩感知算法实现的曲折
现在用matlab, c语言都已实现该算法,但移植到MicroBlaze中时速度过慢,有什么解决办法吗?本人软件不怎么好,不知道该怎么对软件进行优化啊。。图像是640*480的又是彩色图像,我做的算法空间有限,堆栈都溢出了。。局部变量太大了。。不知道该如何是好,指针也不会用啊。。原创 2017-10-31 10:44:34 · 783 阅读 · 0 评论 -
win10系统 安装modelsim64位的无法生成license文件的解决办法
http://bbs.eeworld.com.cn/thread-488662-1-1.html我按照这个上面的操作,做到生成文件时我的无法生成。我的破解文件为利用破解说明无法正常生成文件,于是按照其他方案解决了此问题将此文件夹复制到win64中,win64上一级中也复制了一份,因为我不知道哪个会好用就都复制了一份,在win64中找到mgls.dll 和mgc.pkginfo (我原创 2017-09-25 11:33:37 · 11440 阅读 · 8 评论 -
vivado设置自定义编辑器与notepad++设置高亮方法
vivado2015.03下tools->option->general->text editor -> 选择custom editor, 右边的 ... 浏览按钮,如下图我的notepad++路径为D:/Program Files (x86)/Notepad++/notepad++.exe,所以在editor中输入 D:/Program Files (x86)/Note原创 2017-06-15 09:41:31 · 16308 阅读 · 0 评论 -
xilinx SDK 更改堆栈大小的方法与位置
如下图在lscript.ld中更改stack size heap size即可原创 2017-06-22 15:21:01 · 7848 阅读 · 3 评论 -
microblaze is under reset
好久没有来了,最近一直在忙着算法,暂时撇开了,现在开始研究我自己的论文,学习microblaze时刚学一个Hello_world就遇上了麻烦,如图前面没问题,一路下来,都成功了,最后debug时报这个错误,原因如下应该选择active low ,器件那里也要看好,容易出错,虽然问题很low,但也要吸取教训啊!原创 2017-06-05 10:55:21 · 3940 阅读 · 2 评论 -
伪双口ram工作原理单口及RAM、伪双口RAM、双口RAM与FIFO的区别
FPGA时序时序分析中的基本概念FPGA设计中,常用到的数据缓存IP有FIFO和RAM,其中RAM又分单口RAM、伪双口RAM、双口RAM。 单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行。而双口有两组数据线与地址线,读写可同时进行。FIFO读写可同时进行,可以看作是双口。 双口RAM分伪双口RAM(Xilinx称为Simple two-翻译 2017-04-24 15:18:06 · 8439 阅读 · 0 评论 -
xpsgui.exe已停止工作与_pn.exe已停止工作的问题
终于搞定了,是在大师指导下搞定的,现在说下步骤找到程序安装路径下的这两个文件夹X:\Xilinx\14.7\ISE_DS\ISE\lib\nt64X:\Xilinx\14.7\ISE_DS\common\lib\nt64首先在第一个文件夹中,重命名libPortability.dll为libPortability.dll.orig,然后复制libPortabilityNOSH.dl翻译 2017-05-08 10:04:21 · 3435 阅读 · 0 评论 -
[XSIM 43-3225] Cannot find design unit xil_defaultlib.simple_ram_tb in library work located at xsim.
2015.03 vivado,编写了一个仿真vivado simple_ram_dual IP核,想检测下伪双口ram的实际功能。结果报了如下错误[XSIM 43-3225] Cannot find design unit xil_defaultlib.simple_ram_tb in library work located at xsim.dir/work.直接说结果,就是原创 2017-05-05 11:53:33 · 9927 阅读 · 1 评论 -
vivado编译综合全部通过但仿真却无法打开
本人windows10在vivado 2015.03下,编译综合都通过,在modelsim与vivado关联绝对成功的前提下,点击run simulation 一直处在这个状态,一直执行中,无法正常调用出来,终于查出问题原因。原因是我包含了一个不相关的文件`include "lcd_para.v",我的程序不需要这个文件了,当时忘记删掉了,所以现在删掉后就可以成功调用仿真了。原创 2017-05-10 17:15:38 · 14557 阅读 · 1 评论 -
xilinx ISE 调用microblaze 启动SDK遇到了问题
在学习用ISE14.7调用microblaze的hello world版,然后出现了这个问题,在export hardware design to SDK with bitstream 编译通过后弹出如下对话框在修改这个问题中,试用各种解答,其中就把eclipse.ini中的-Xmx384m 改成了-Xmx1024m,因为看到有人说是内存的原因就试了下,想着既然改成大的内存了不调回原创 2017-04-05 16:50:39 · 3580 阅读 · 1 评论 -
quartus安装好后选择完cyclone器件后available device栏没有器件可选择
今天又遇到点技术麻烦,因为要做一个项目用到altera,所以根据开发板需求配套了quartus12.1的安装软件,因为开始学FPGA是通过altera上手的,而现在用的Xilinx的,所以删掉了,但因为用过,就非常自信的认为自己安装软件肯定没问题(有一年多没用了),顺理成章的安装好了,然后发现里面又有器件库,ok,查找得知需要安装器件库,网上查了半天,刚要查到,突然想到安装软件中有一个exe文件没...原创 2018-03-16 16:50:48 · 20446 阅读 · 7 评论 -
点阵取模原理之横向取模与纵向取模
https://wenku.baidu.com/view/d53bbd600722192e4536f671.html看了这个以后前面的都懂了,但是后面的纵向取模还是没懂,开始以为他写错了呢,后来发现是我理解错了,这里有个误区提示一下大家。纵向取模误区:我以为纵向取模是:针对16*16点阵,先取第一列的两个字节,然后第二列的两个字节以此类推。但实际上是先取第一列的前八个,也就是一个字节,然后横向的,...转载 2018-03-20 17:04:04 · 9328 阅读 · 2 评论