vivado时序约束问题中的一些概念和总结方法（不断更新和补充）

参考链接1：https://forums.xilinx.com/t5/Vivado/vivado-%E4%B8%AD%E6%97%B6%E5%BA%8F%E9%97%AE%E9%A2%98/m-p/977551

请问intra-clock path 和inter-clock paths两个的区别是什么？分别针对的是什么类型的时序不满足？

下图是其中一条不满足的时序，请问如何定位解决？步骤是怎样的？

答：

intra-clock path: 同一个时钟域下的路径分析

inter-clock paths: 跨时钟域下的路径分析

你现在的路径是跨时钟域路径： requirement=0.5 ns, 明显过小，不合适; Clock Skew -3.448ns 明显过大，这两个时钟的路径差异极大.

你要考虑这两个时钟之间的路径是否能直接分析,  不行的话要用逻辑保证跨时钟域数据传输的正确性. (比如握手逻辑， 比如FIFO)

建议先看一下UG906的chapter 5 performing timing ana