Verilog学习笔记 ——同步有限状态机

最新推荐文章于 2024-04-30 16:25:56 发布
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分类专栏： FPGA 文章标签： fpga开发 fpga
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Verilog学习笔记 ——同步有限状态机

有限状态机

有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合，他一般包括组合逻辑和寄存器逻辑两个部分，寄存器用于存储状态，组合逻辑用于状态译码和产生输出信号。
根据输出信号产生方法不同，状态机可分为两类：摩尔型（Moore）和米里型（Mealy）
米里型状态机的输出不但取决于状态还取决于输入，即下一个状态=F(当前状态，输入信号)；输出信号=G(当前状态，输入信号)，电路结构如下图所示。
在这里插入图片描述

摩尔型状态机的输出只取决于当前状态，且只在时钟边沿到来时才会有状态变化。即下一个状态=F(当前状态，输入信号)；输出信号=G(当前状态)，电路结构如下图所示。
在这里插入图片描述
  在设计高速电路时，常常有必要使状态机的输出与时钟几乎完全同步。有一个办法是把状态变量直接用作输出，这种设计思路，在高速状态机电路时常常使用，这称为输出编码的状态指定。这种状态机也属于摩尔状态机。另一个方法是在输出逻辑G后面再加一组与时钟同步的寄存器输出流水线寄存器，让G所有的输出信号在下一个时钟跳变沿时同时存入寄存器组，即完全同步输出，这种输出称为流水线化的输出。如下图所示：
在这里插入图片描述

  把状态机精确地分为哪几类，其实并不重要，重要的是设计者如何把握输出的结构能满足设计的整体目标，包括定时的准确性和灵活性。

几种不同状态机写法

在状态机设计中主要包含以下三个对象：

  1. 当前状态，或称为现态（Current State，CS）；
  2. 下一个状态，或称为次态（Next State，NS）;
  3. 输出逻辑（OUT Logic，OL）。

再用Verilog描述有限状态机时，有以下几种描述方式：
  （1）单段式描述（CS+NS+OL）：在单段式描述方式中，将状态机的现态、次态和输出逻辑放在一个always过程中进行描述，这样做相当于采用时钟信号来同步输出信号。因此，可以克服输出逻辑信号出现毛刺的问题，从而产生错误的控制逻辑问题。但这样的写法不利于维护，如果状态复杂一些就很容易出错，所以这种写法一般不太推荐。
  （2）两段式描述（CS、NS+OL双过程描述）：一个过程描述现态（CS），另一个过程描述次态和输出逻辑（NS+OL）。他把时序逻辑和组合逻辑划分开来，时序逻辑里进行当前状态和下一状态的切换，组合逻辑实现各输入、输出以及状态判断；这种写法相对容易维护，不过组合逻辑输出较易出现毛刺等现像。
  （3）两段式描述（CS+NS、OL双过程描述）：使用两个always过程来描述有限状态机，一个过程描述现态和次态时序逻辑（CS+NS），另一个过程描述输出逻辑（OL）。他的第一段采用时序逻辑描述状态的判断和切换。第二段也采用时序逻辑描述数据输出。这种新的写法在现在不同综合器中都可以被识别出来，这样既消除了组合逻辑可能产生的毛刺，又减小了代码量。
  （4）三段式描述（CS、NS、OL）：即现态（CS）、次态（NS）、输出逻辑（OL）各用一个always过程描述。即第一段采用时序逻辑描述当前状态和下一状态的切换，第二段用组合逻辑描述状态判断，第三段采用时序逻辑描述输出。三段式状态机的写法也是比较推荐的一种写法,代码容易维护，时序逻辑的输出解决了两段式写法中组合逻辑的毛刺问题。

设计可综合的状态机的指导原则

在设计状态机时应尽量遵守以下原则：
1.给状态机的输出分配默认值，防止综合器产生不必要的锁存器。
2.将状态机的逻辑和所有的算数逻辑功能以及数据路径分离，包括与状态机输出值的分配分离，尽量使用多进程来描述状态机的原因。
3.如果设计中包含一个在对多个状态都要使用的运算，那么在状态机外面定义这个运算，然后让状态机的输出逻辑来使用该运算结果。
4.使用简单的同步或异步复位来确保状态机定义了一个上电初始状态。

状态编码

常用编码方式：

1.顺序编码（Sequential State Machine Encoding）
  顺序编码采用顺序的二进制数编码的每个状态。比如。如果有四个4个状态分别为state0、state1、state2、state3 和 state4。其二进制编码每个状态所对应的码字为00、01、10和11。顺序编码的缺点是在从一个状态转换到相邻状态时，有可能有多个比特同时发生变化，瞬变次数多，容易产生毛刺，引发逻辑错误。

2.格雷编码（Gray Code）
  如果将state0、state1、state2 和 state3 4个状态编码为00、01、11和10，即为格雷编码方式。格雷码节省逻辑单元，而且在状态的顺序转换中，相邻状态每次只有一个比特位产生变化，这样既减少了瞬变得次数，也减少了产生毛刺和一些暂态得可能。

3.约翰逊编码（Johnson State Machine Encoding）
  在约翰逊计数器得基础上引出约翰逊编码，约翰逊计数器是一种移位计数器，采用得是把输出得最高位取反，反馈送到最低位触发器得输入端。约翰逊编码每相邻两个字码间也是只有1个比特位不同。如果有6个状态state0 ~ state5，用约翰逊编码则为000、001、011、111、110和100。

4.一位独热编码（One-Hot Encoding）
  一位热码是采用n位（或个n触发器）来编码具有n个状态得状态机。比如，对于state0、state1、state2 和 state3 4个状态可用码字1000、0100、0010和0001来代表。采用一位独热码，虽然多用了触发器，但可以有效节省和简化译码电路。对于FPGA器件来说，采用一位热码编码可有效提高电路的速度和可靠性，也有利于提高器件资源的利用率。
状态编码的定义：
在Verilog中,可用来定义状态编码的语句有parameter、`define、localparam。

1）用paramater参数定义

parameter state0=4'b0001, state1=4'b0010,
          state2=4'b0100, state3=4'b1000;
...
/*调用*/
case(state)
    state0:    ...;
    state1:    ...;
    ...

2)用`define语句定义

·define   state0   2‘b0001     /*不要加分号“;”*/
·define   state1   2‘b0010  
·define   state2   2‘b0100 
·define   state3   2‘b1000 
...
    /*调用 */
    case(state)
       `state0:    ...;  //不要漏掉符号 “`”
       `state1:    ...;
       ...

3）用localparam定义
  localparam用于定义局部参数，localparam定义的参数作用的范围仅限于本模块内，不可用于参数传递。由于状态编码一般只作用于本模块内，不需要被上层模块重新定义，因此localparam语句很适合状态机参数的定义。

localparam state0=4'b0001, state1=4'b0010,
           state2=4'b0100, state3=4'b1000;
...
/*调用*/
case(state)
    state0:    ...;
    state1:    ...;
    ...

关键字 `define，parameter，localparam都可以用于定义参数和常量，但三者用法及作用的范围有区别，在于：

（1）｀define:  其作用的范围可以是整个工程，能够跨模块（module），就是说在一个模块定义的｀define指令，可以被其他模块调用，直到遇到｀undef失效，所以用｀define定义常量和参数时，一般习惯将定义模块放在模块外。
（2）parameter:  通常作用于本模块内，可用于参数传递，即可被上层模块重新定义，有三种参数传递方式：通过#(参数)传递；使用defparam语句显式重新定义；在Verilog-2001标准中还可以在线显式重新定义。
（3）localparam:  局部参数，不可用于参数传递。

序列检测器

以“01110001”序列检测器为例，要求检测输入信号A是否满足01110001序列，当信号满足该序列，给出Flag。“01110001”序列检测器的状态转化图如下所示：
在这里插入图片描述
“01110001”序列检测器单段式描述（CS+NS+OL）

module fsm_seq01110001(Clk,Rst_n,A,Flag);

input   wire    Clk;
input   wire    Rst_n;
input   wire    A;
output  reg     Flag;

/*状态编码，采用独热码*/
parameter    S0 = 9'b000000001;
parameter    S1 = 9'b000000010;
parameter    S2 = 9'b000000100;
parameter    S3 = 9'b000001000;
parameter    S4 = 9'b000010000;
parameter    S5 = 9'b000100000;
parameter    S6 = 9'b001000000;
parameter    S7 = 9'b010000000;
parameter    S8 = 9'b100000000;

reg [8:0]   state;


always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
    begin
	    state <= S0;
		Flag  <= 1'b0;
    end		
	else
	begin
	    case(state)
		    S0:     if(A==1'b1)
			        begin
				        state <= S0;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S1;
						Flag <= 1'b0;					
					end
			S1:     if(A==1'b1)
			        begin
				        state <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S1;
						Flag <= 1'b0;					
					end
			S2:     if(A==1'b1)
			        begin
				        state <= S3;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S1;
						Flag <= 1'b0;					
					end
			S3:     if(A==1'b1)
			        begin
				        state <= S4;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S1;
						Flag <= 1'b0;					
					end
			S4:     if(A==1'b1)
			        begin
				        state <= S0;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S5;
						Flag <= 1'b0;					
					end
			S5:     if(A==1'b1)
			        begin
				        state <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S6;
						Flag <= 1'b0;					
					end
			S6:     if(A==1'b1)
			        begin
				        state <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S7;
						Flag <= 1'b0;					
					end
			S7:     if(A==1'b1)
			        begin
				        state <= S8;
						Flag <= 1'b0;
				    end
					else
					begin
					    state <= S2;
						Flag <= 1'b1;					
					end
			S8:		if(A==1'b1)
			        begin
				        state <= S3;
						Flag <= 1'b1;
				    end
					else
					begin
					    state <= S1;
						Flag <= 1'b1;					
					end
		    default:begin
						state <= S0;
						Flag <= 1'b0;		
			        end
		endcase
	end	
end

endmodule

“01110001”序列检测器两段式描述（CS、NS+OL）

module fsm_seq01110001(Clk,Rst_n,A,Flag);

input   wire    Clk;
input   wire    Rst_n;
input   wire    A;
output  reg     Flag;

/*状态编码，采用独热码*/
parameter    S0 = 9'b000000001;
parameter    S1 = 9'b000000010;
parameter    S2 = 9'b000000100;
parameter    S3 = 9'b000001000;
parameter    S4 = 9'b000010000;
parameter    S5 = 9'b000100000;
parameter    S6 = 9'b001000000;
parameter    S7 = 9'b010000000;
parameter    S8 = 9'b100000000;

reg [8:0]   state;
reg [8:0]   state_next;


always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
	    state <= S0;
	else
	    state <= state_next;
end	
	
		
always@(*)
begin
    if(!Rst_n)
	    Flag <= 1'b0;	
	else	
	begin
	    case(state)
		    S0:     if(A==1'b1)
			        begin
				        state_next <= S0;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S1;
						Flag <= 1'b0;					
					end
			S1:     if(A==1'b1)
			        begin
				        state_next <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S1;
						Flag <= 1'b0;					
					end
			S2:     if(A==1'b1)
			        begin
				        state_next <= S3;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S1;
						Flag <= 1'b0;					
					end
			S3:     if(A==1'b1)
			        begin
				        state_next <= S4;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S1;
						Flag <= 1'b0;					
					end
			S4:     if(A==1'b1)
			        begin
				        state_next <= S0;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S5;
						Flag <= 1'b0;					
					end
			S5:     if(A==1'b1)
			        begin
				        state_next <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S6;
						Flag <= 1'b0;					
					end
			S6:     if(A==1'b1)
			        begin
				        state_next <= S2;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S7;
						Flag <= 1'b0;					
					end
			S7:     if(A==1'b1)
			        begin
				        state_next <= S8;
						Flag <= 1'b0;
				    end
					else
					begin
					    state_next <= S2;
						Flag <= 1'b1;					
					end
			S8:		if(A==1'b1)
			        begin
				        state_next <= S3;
						Flag <= 1'b1;
				    end
					else
					begin
					    state_next <= S1;
						Flag <= 1'b1;					
					end
		    default:begin
						state_next <= S0;
						Flag <= 1'b0;		
			        end
		endcase
	end	
end

endmodule

“01110001”序列检测器两段式描述（CS+NS、OL）

module fsm_seq01110001(Clk,Rst_n,A,Flag);

input   wire    Clk;
input   wire    Rst_n;
input   wire    A;
output  reg     Flag;

/*状态编码，采用独热码*/
parameter    S0 = 9'b000000001;
parameter    S1 = 9'b000000010;
parameter    S2 = 9'b000000100;
parameter    S3 = 9'b000001000;
parameter    S4 = 9'b000010000;
parameter    S5 = 9'b000100000;
parameter    S6 = 9'b001000000;
parameter    S7 = 9'b010000000;
parameter    S8 = 9'b100000000;

reg [8:0]   state;


always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
    begin
	    state <= S0;
    end		
	else
	begin
	    case(state)
		    S0:     if(A==1'b1)
				        state <= S0;
					else
					    state <= S1;				
			S1:     if(A==1'b1)
				        state <= S2;
					else
					    state <= S1;				
			S2:     if(A==1'b1)
				        state <= S3;
					else
					    state <= S1;				
			S3:     if(A==1'b1)
				        state <= S4;
					else
					    state <= S1;
			S4:     if(A==1'b1)
				        state <= S0;
				    else
					    state <= S5;					
			S5:     if(A==1'b1)
				        state <= S2;
					else
					    state <= S6;				
			S6:     if(A==1'b1)
				        state <= S2;
					else
					    state <= S7;					
			S7:     if(A==1'b1)
				        state <= S8;
					else
					    state <= S2;				
			S8:		if(A==1'b1)
				        state <= S3;
					else
					    state <= S1;					
		    default:    state <= S0;		
		endcase
	end	
end


always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
	    Flag <= 1'b0;
    else if(state == S8)
	    Flag <= 1'b1;	
    else
	    Flag <= 1'b0;	
end

endmodule

“01110001”序列检测器三段式描述（CS、NS、OL）

module fsm_seq01110001(Clk,Rst_n,A,Flag);

input   wire    Clk;
input   wire    Rst_n;
input   wire    A;
output  reg     Flag;

/*状态编码，采用独热码*/
parameter    S0 = 9'b000000001;
parameter    S1 = 9'b000000010;
parameter    S2 = 9'b000000100;
parameter    S3 = 9'b000001000;
parameter    S4 = 9'b000010000;
parameter    S5 = 9'b000100000;
parameter    S6 = 9'b001000000;
parameter    S7 = 9'b010000000;
parameter    S8 = 9'b100000000;

reg [8:0]   state;
reg [8:0]   state_next;

always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
	    state <= S0;
	else
	    state <= state_next;
end

always@(state,A)
begin
	case(state)
	    S0:     if(A==1'b1)
			        state_next <= S0;
				else
				    state_next <= S1;					
		S1:     if(A==1'b1)
			        state_next <= S2;
				else
				    state_next <= S1;				
		S2:     if(A==1'b1)
			        state_next <= S3;
				else
				    state_next <= S1;					
		S3:     if(A==1'b1)
			        state_next <= S4;
				else
				    state_next <= S1;				
		S4:     if(A==1'b1)
			        state_next <= S0;
				else
				    state_next <= S5;				
		S5:     if(A==1'b1)
			        state_next <= S2;
				else
				    state_next <= S6;					
		S6:     if(A==1'b1)
			        state_next <= S2;
				else
				    state_next <= S7;					
		S7:     if(A==1'b1)
			        state_next <= S8;
				else
				    state_next <= S2;					
		S8:		if(A==1'b1)  
		            state_next <= S3;
				else
     				state_next <= S1;					
	    default:state_next <= S0;	

	endcase
end	

always@(posedge Clk or negedge Rst_n)
begin
    if(!Rst_n)
	    Flag <= 1'b0;
    else if(state == S8)
	    Flag <= 1'b1;	
    else
	    Flag <= 1'b0;	
end

endmodule
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OpenFPGA的博客
02-08 1万+
本系列主要针对有限状态机进行分析和设计，其中主要包括两部分：时钟同步状态机的分析和时钟同步状态机的设计，预计会有五篇文章进行展开，其中介绍一篇，分析和设计分别有两篇，每一部分都会有相应的实例。 文章目录‘SHIT’上最全有限状态机设计研究（一）-状态机介绍‘SHIT’上最全有限状态机设计研究（二）-时钟同步状态机分析1‘SHIT’上最全有限状态机设计研究（三）-时钟同步状态机分析2‘SHIT’上...
有限状态机与Verilog设计.pdf
05-24
有限状态机与Verilog设计.pdf
信号灯_verilog_有限状态机_
09-29
定时跳转状态的信号灯，有控制信号调节状态
奇偶检测器_有限状态机_veriloghdl_
09-29
检测数据1的个数，做奇偶检验，通过组合逻辑设计在最后1bit数据输入后立即输出，节省周期数
VHDL序列检测器（源程序，原理图，波形图）
06-11
VHDL数字系统设计与测试课程的计数显示电路，附源代码、原理图、波形图，有状态转移图，最后附波形仿真，采用quartusII进行仿真。
18-Verilog HDL有限状态机设计.7z
03-09
Verilog HDL有限状态机设计,Vivado仿真工程
verilog实现1101序列检测
weixin_45038397的博客
09-26 2999
常见的序列检测有循环检测和非循环检测两种，循环检测就是上一个序列结尾可以作为下一个序列的开端，例如110110111001101，在第一个1101到来后会输出1，同时结尾1也可以作为下一个1101序列的开端，因此整个序列可以产生3个高电位；而如果是非循环检测，每一个序列不能重复使用，上个1101出现后，这4位信号被“丢弃”，只有下一个完整的1101出现才再次出现高电位输出，则对于这整个序列来说只输出2个高电位。状态d出现后，下一位输入如果是1，则继续可以作为下一个1101序列的开端，因此可以回到b状态。
verilog状态机设计——实现1011和101序列检测器
H19981118的博客
01-14 1万+
用字符显示定义的状态
EDA技术实用教程 | 复习十二 | 序列检测器
m0_46607832的博客
06-22 2620
序列检测器的设计 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 以检测6位序列数“110100”为例，介绍序列检测器的设计。 根据序列检测器原理，可以得出序列检测器的状态转换图如下。
Verilog --状态机编码方式
weixin_39369053的博客
02-09 2902
状态机所包含的N种状态通常需要用某种编码方式表示，即状态编码，或状态分配。 选择合适的编码方案，将有助于电路的面积和资源的利用。设计时，需要考虑电路复杂度和电路性能这两个因素。状态变量存储在触发器中，使用下一时钟边缘上的下一状态进行更新（即使没有状态变化也是如此）。如何使用触发器来表示状态值具体取决于状态的数量和是否选择用某种特定的方法来管理综合工具。 状态编码最常见的三种类型是：顺序二进制编码、格雷码和独热码 二进制编码为最紧凑的编码，eg. '000' '001' '010' '101' 优点.
状态转换图简介
热门推荐
斜阳雨陌
03-05 6万+
状态转换图(简称为状态图)通过描绘系统的状态及引起系统状态转换的事件，来表示系统的行为。此外，状态图还指明了作为特定事件的结果系统将做哪些动作。 （一）状态 状态是任何可以被观察到的系统行为模式，一个状态代表系统的一种行为模式。状态规定了系统对事件的响应方式。 在状态图中定义的状态主要有：初态(即初始状态)、终态(即最终状态)和中间状态。在一张状态图中只能有一个初态，而终态则可以有0至多个。
软件工程笔记五__状态转换图
on the way code的博客
06-09 2万+
1 定义 状态转换图（简称状态图）通过描绘系统的状态及引起系统状态转换的事件，来表示系统的行为。 2 状态 状态是任何可以观察到的系统行为模式，一个状态代系统的一种行为模式。状态规定了系统对事件的响应方式。 状态图中定义的状态有初态、终态和中间状态。一张状态图只有一个初态，有零个或多个终态。 3 事件 事件是某个特定时刻发生的事情，引起系统做动作或状态转换的控制信息 4 符号 状态变量：状态图所...
学习笔记——状态机
quanqueen的博客
02-28 3206
一、定义 状态机是有限状态自动机的简称，是现实事物运行规则抽象而成的一种数学模型 将电路的全部工作方式，分成几个场景，这些场景的工作方式明显不同，然后将这些场景通过数学模型表示出来 二、分类 1、摩尔Moore状态机 输出只和状态有关而与输入无关 状态表 2、米莉Mealy状态机 输出不仅和状态有关而且和输入有关系 状态表 三、简单举例 人有三个状态健康， 感冒，康复中。 触发的条件有淋雨(t1)，吃药(t2)，打针(t3)，休息(t4)。 所以状态机就是 健康-> (t4) ->健康; 健
verilog有限状态机
09-14
Verilog有限状态机是使用硬件描述语言Verilog HDL编写的一种数学模型，用于表示有限个状态之间的转移和动作等行为。有限状态机在各种应用场景下都被广泛应用，如电机控制、通信协议解析等。 在Verilog中，可以使用一段式状态机来实现有限状态机的功能。一段式状态机只选择一个状态标志位，并根据输入的决定来选择跳转到下一个状态或维持原有状态。在每个状态下，通过检测状态标志位和输入来确定状态的跳转和输出。这种实现方式可以在一个always循环块中执行。 一个简单的例子可以是这样的： always @(posedge clk) begin case(state) S0: begin state <= (in) ? S0 : S1; out <= ...; end S1: begin state <= (in) ? S1 : S2; out <= ...; end S2: ... endcase end 在上述代码中，使用了一个时钟信号clk来驱动状态机的运行。根据当前状态state和输入信号in，判断下一个状态和输出信号out的值，并将其赋给相应的寄存器变量。根据实际需求，可以在每个状态中编写不同的逻辑来决定状态的转移和输出。 需要注意的是，这只是一个简单的示例，实际的Verilog有限状态机的实现可能会更加复杂，涉及更多的状态和逻辑。具体的实现方式和规范可以根据具体的应用需求和设计要求进行调整。

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