verilog编码小技巧

1.代码不要分模块太细，还是一个模块实现多个功能比较好。因为后续文档整理起来太麻烦。
2.跨时钟域应该放在单个模块中，不要放在代码内部，因为很容易乱。
3.调试信息，可以将状态机的各个状态用一个寄存器的1bit表示。
4.尽量将各种信号分组，数组化，方便传递与调用；例如将24个PLL产生的时钟放在一个wire [23:0]内部；
5.状态机的分析：先将要实现的事情按照步骤来划分状态。假设是人去干，会有哪些步骤，把步骤写出来，就是对应的状态。
6.明确状态机的输入信号有哪些。输出信号在什么条件下输出。
7.状态机可以定义某个状态保持指定的拍数。
8.在编码之前，需要明确的输入输出关系。
9.上升沿的理解：依据上升沿之前信号的值，在上升沿之前计算出结果，在上升沿时刻更新。
10.看代码:看代码时，可以将ram，fifo等固定的模块找出，再看其中的逻辑如何操作这些模块。
11.减少状态机的状态个数:采用每个状态内再来一个计数器，计数在这个状态的拍数。----各有利弊
12.调试信息:适当对模块的输入和输出添加统计信息，便于后续定位问题。
13.寄存器定义:要有明确的含义，不能存在歧义。例如表示已发送idle个数，不包含当前idle个数在内
14.电路的理解:不同状态下，输出不同的值。
15.代码对齐风格 格式

16.编码就是排兵布阵、调兵遣将、统筹指挥、安排小兵(FF\LUT\RAM)、尽可能让每个小兵干简单唯一的事情。

17.RAM资源是个好东西，有时比FIFO更加好用。例如：在给报文插入校验和的时候。

18.编码时，多问自己何时开始？何时结束？

20.在做spi slave的时候发现，
spi的时钟频率提不上去，瓶颈在于地址与读数据之间，只有半个周期的准备时间。
提速方法一：master侧努力，master在地址与读数据这一拍，额外延展这一拍时钟周期，会让性能提高。
提速方法二：slave改时序，要求在读地址与读数据之间，插入dummy空闲字节，变相增加时钟。

    wire    [000:000]                       clk                                 ;
    input   [000:000]                       clk                                 ,
    input                                   clk                                 ,
    .clk                                    (clk                               ),
always@(posedge clk or posedge rst) begin
    if(rst)begin
        xx<= #1 'b0;
    end else begin
        xx<= #1 'b0;
    end
end
assign  xxx         = xxxxxx                    ;    
parameter DLY = 1;
`ifdef SIM_OPEN
parameter IDLE              = "IDLE";
reg[127:0] cur_state,next_state;
`else
parameter IDLE              = 'd0;
reg[3:0] cur_state,next_state;
`endif
always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin cur_state <= #DLY IDLE; end else begin cur_state <= #DLY next_state; end end
always@(*)begin
    case(cur_state)
        IDLE:
        begin
            if(seq == 2'b1)
                next_state =  A;
            else
                next_state =  IDLE;
        end
        default: next_state =  IDLE;
    endcase
end