断言编译modelsim
在modelsim中开启断言编译和显示功能：
【编译verilog代码时按照system verilog进行编译】
vlog -sv abc.v 或者使用通配符编译所有的.v或者.sv文件 （ vlog -sv *.sv *.v）
【仿真命令加一个-assertdebug】
vsim -assertdebug -novopt testbench（testbench是顶层激励模块名）
【如果想看断言成功与否的分析，使用打开断言窗口的命令】
view assertions
断言显示结果如下：
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