XILINX Ultrascale+ FPGA
文章平均质量分 73
从现在开始学习XILINX 的FPGA
棘。。背凉
这个作者很懒,什么都没留下…
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Vitis高层次综合学习——FPGA
什么是高层次综合?就是使用高级语言(如C/C++)来编写FPGA算法程序。在高层次综合上并不需要制定微架构决策,如创建状态机、数据路径、寄存器流水线等。这些细节可以留给 HLS 工具,通过提供输入约束(如时钟速度、性能编译指示、目标器件等)即可生成经过最优化的 RTL。其主要优势为:1、提高FPGA算法部署的效率(1)使用C语言来开发和确认FPGA算法;(2)使用C语言来仿真RTL设计。2、算法易于移植。原创 2023-08-16 09:54:53 · 1121 阅读 · 0 评论 -
XILINX Ultrascale+ FPGA学习——Xillybus demo bundle 测试
FPGA除了使用XIlinx公司自带的XDMA用于Pcie通信外,还有Xillybus这种3方的IP用于Pcie通信。XDMA无法做到比较灵活的兼容,安装驱动需要Windows进入测试模式,所以准备使用Xillybus来进行Pcie通信。原创 2023-01-31 10:20:24 · 1950 阅读 · 3 评论 -
XILINX Ultrascale+ FPGA学习——问题总结
FPGA 各种问题总结原创 2022-09-22 17:07:52 · 7868 阅读 · 2 评论 -
XILINX Ultrascale+ FPGA学习(5)——GPIO
GPIO即通用I/O,使用过树莓派和单片机的同学们肯定非常熟悉。是ARM芯片用于连接外设的I/O口。在SOC Ultrascale+ 里的ARM芯片的GPIO连接到MIO(复用IO,与GPIO不是一一对应的);当MIO不够用时,可以使用EMIO来扩展,从而使用FPGA上的引脚,EMIO是PS和PL的连接的接口。zynq Ultrascale+系列的FPGA的GPIO被分为6个bank,其中bank0,bank1,bank2连接到MIO;banl3,bank4,bank5连接到EMIO。......原创 2022-08-11 17:31:55 · 1963 阅读 · 0 评论 -
vivodo报[Place 30-675]错误
最近使用VIVODO进行实现时报错开始以为是程序代码的问题,后来发现是引脚的问题。在FPGA中,时钟输入需要专门的时钟引脚。解决这个问题的办法:1、将报错的引脚重新约束到FPGA的时钟引脚上,简单来说就是这种六边形的引脚2、如果引脚不够,可以在约束文件中添加具体可以看一下报错的Messages. 当然这样相当于屏蔽掉了错误,但是问题不大,对于一般的信号已经够用了。更详细的说明参见网站https://support.xilinx.com/s/article/66659?language=en_U原创 2022-06-05 21:38:53 · 2759 阅读 · 0 评论 -
XILINX Ultrascale+ FPGA学习(4)——Vivado
Vivado 软件使用流程这里用一个分频的例子,完成Vivado工程的全部流程。按照本文流程走完,你对vivodo建立工程有一个基本的认识。第一步:建立vivodo工程该步骤很有很多教程就不详细描述了,主要是选择FPGA的型号。第二步:添加verilog文件左键点击添加文件,vivodo中能够添加的文件有3种,依次是添加约束文件(时钟约束和引脚定义),源文件(verilog 代码)以及仿真文件这里先添加verilog文件,取名为:divide_frequency,分频的代码如下:modu原创 2022-05-25 17:49:26 · 2220 阅读 · 0 评论 -
XILINX Ultrascale+ FPGA学习(3)——多通道 高速12-bit ADC LVDS信号解串
LVDS信号LVDS信号广泛的应用在高速传输中,下图是一个12位的ADC的输出LVDS信号,其中包括帧信号,数据时钟还有数据信号。1个ADC输出两个通道或者4个通道的数据。 这里以2位为例子,帧信号的高位为奇通道,低位为偶通道解串思路高速信号一般使用HP引脚,解串思路大概为:ISERDESE3原语与ISERDESE2原语不一样,不再支持级联和bitship。我这里使用寄存器将数据重新整合位12bit,欢迎大佬提更好的办法~。结果代码module Decode_LVDS #(原创 2022-04-10 15:44:33 · 4926 阅读 · 0 评论 -
vivado仿真的时候报ERROR: [VRFC 10-2063] not found while processing module instance
仿真一直报这个错误,对了实例化模块的名称,将IP核reset output products都没有解决。正准备用Modelsim试试,正好发现解决问题的办法了。如图,在设置中将simulator language改为Verilog就好。原创 2022-03-29 20:43:33 · 9576 阅读 · 7 评论 -
XILINX Ultrascale+ FPGA学习(2)——I/O接口组件原语和原生原语
bank介绍每个 I/O bank 包含 52 个管脚,可采用适合该 bank 的单端标准进行输入、输出或双向操作。 I/O bank 可以是高量程(HR) 或高性能 (HP) I/O bank。这些管脚中最多有 48 个可以配置为 24 个差分信号管脚对,其信号标准适用于 HR I/Obank 或 HP I/O bank。与每个单端管脚关联的逻辑称为位 slice,对于 _P 管脚,差分管脚对称为主位slice,对于 _N 管脚,称为从位 slice。输入/输出控制块位 slice 可以使用赛灵思器件原创 2022-03-28 17:20:06 · 6403 阅读 · 0 评论 -
XILINX Ultrascale+ FPGA学习(1)——I/O口和原语介绍
Introduction主要介绍UltraScale+ MPSoC,FPGA选择和xilinx FPGA家族参考PDF.原创 2022-03-25 20:25:21 · 4828 阅读 · 0 评论