- 说在前面
开发环境:Vivado
语言:Verilog
cpu框架:Mips
控制器:组合逻辑
- 这张图是用来干啥的?
我们在用verilog实现这个cpu的时候,一般是先把各个部件单独写一个module,然后再串联起来,这张图就是帮助我们连接各个部件的(通过输入输出关系)
- 设计流程
1. 把上一章中所有的部件画出来(红色方框部分 )
2. 根据数据输入输出关系表确定是否需要多路选择器(MUX)、几路选择器
例如PC
可以看到其输入有四种,分别是NPC、Rs、ADD、II,可以使用四路MUX或者多个2路MUX,这里采取的是后面一种 。(绿色方框部分)
3. 最后,将所有部件连接。
emmmmm,工作量大,但是设计思路应该不是很难