GTX高速收发器Transceiver之发射端Transmitter(UG476)

之前写好的忘了放出来了。另外一篇：GTX高速收发器Transceiver概述与收发共同特征(UG476)

目录

Ch3.Transmitter

FPGA TX Interface

1.Interface Width Configuration

2.TXUSRCLK and TXUSRCLK2 Generation

3.Using TXOUTCLK to Drive the TX Interface

TX 8B/10B Encoder

TX Gearbox

TX Buffer

TX Polarity Control

TX Fabric Clock Output Control

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Ch3.Transmitter

 

FPGA TX Interface

1.Interface Width Configuration

FPGA TX 接口的数据位宽由多个参数设置决定：

TX_DATA_WIDTH：当8B/10B编码器使能的时候，是一定要设置为20/40/60/80bits的，否则设置为16, 20, 32, 40, 64,或80；

TX_DATA_WIDTH取决于FPGA Interface Width 和 TX8B10BEN。

 

TX_INT_DATAWIDTH: TX的内部数据位宽支持2字节，4字节；

TX_INT_DATAWIDTH=0,   Internal Data Width=2字节，16或20bit;

TX_INT_DATAWIDTH=1,   Internal Data Width=4字节，32或40bit [2]。

他们的关系如下：

当不使用8B/10B编码器，且TX_DATA_WIDTH为20、40或80时，使用TXCHARDISPMODE 与TXCHARDISPVAL端口将TXDATA端口从16位扩展到20位，从32位扩展到40位，或者从64位扩展到80位。

 

 

2.TXUSRCLK and TXUSRCLK2 Generation