ARM跑快了 --- 时钟初始化

最新推荐文章于 2023-12-09 11:14:27 发布

ZhY_Rening

最新推荐文章于 2023-12-09 11:14:27 发布

阅读量1.2k

点赞数

分类专栏： ARM裸机开发和Bootloader编写文章标签：时钟初始化

ARM裸机开发和Bootloader编写专栏收录该内容

22 篇文章 2 订阅

订阅专栏

概念解析

时钟脉冲信号：
按一定的电压幅度，一定的时间间隔连续发出的脉冲信号。时钟脉冲信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。数字芯片中众多的晶体管都工作在开关状态，它们的导通和关断动作无不是按照时钟信号的节奏进行的。

这里写图片描述

时钟脉冲频率：
在单位时间（如1秒）内产生的时钟脉冲个数。

时钟信号产生—晶振
晶振全称晶体振荡器，是用石英晶体经精密切割磨削并镀上电极焊上引线做成。这种晶体有一个很重要的特性，如果给他通电，他就会产生机械振荡，他们有一个很重要的特点，其振荡频率与他们的形状，材料，切割方向等密切相关。由于石英晶体化学性能非常稳定，热膨胀系数非常小，其振荡频率也非常稳定，由于控制几何尺寸可以做到很精密，因此，其谐振频率也很准确。

晶体振荡器时钟的优点包括结构简单和噪声低，以及可为客户提供精确的定制频率等方面；但另一方面，它的缺点也比较明显，例如其频率仅由晶体决定，通常是特定晶体被制成客户所需的振荡器，导致生产成本高、交货周期较长，不利于客户加快产品上市时间，而且难以获得非标准的频率。

信号产生—-锁相环合成器（也需要晶振）
Phase Locked Loop 锁相环
PLL(锁相环)合成器是一种更为复杂的系统时钟源。通用PLL合成器需要一个外部晶体并包含一个能够对晶体的特定频率加倍或分频的集成锁相环（PLL）电路。

晶振与锁相环的对比
典型的系统时钟振荡器源通常采用石英晶振，而更复杂的系统时钟振荡器源则是由PLL合成器提供。
1、对于特定的时钟频率，采用PLL合成器可使用较便宜以及较低频率晶振来代替昂贵的高频晶振；
2、对于需要多个时钟频率的系统，采用PLL合成器通过分频即可实现，而此时采用晶振模块则需要多个不同频率的晶振。
因此相对于晶体振荡器模块，通过PLL合成器提供精确时钟具有成本更低、占板面积更小等一系列优点。

2440时钟体系

分析时钟体系时，要看采用了什么晶振，有多少个PLL，有哪些PLL，可设为多少倍，产生的时钟都要用来做什么。

S3C2440可以使用外部晶振（XTIpll）(默认为12MHZ)和外部时钟（EXTCLK）两种方式输入时钟信号。它由跳线OM[3:2]决定。 S3C2440 默认的工作主频为12MHz（晶振频率），S3C2440有两个PLL：MPLL和UPLL。通过MPLL会产生三个部分的时钟频率：FCLK、HCLK、PLCK。UPLL则负责产生USB所需时钟UCLK。

这里写图片描述

6410时钟体系

这里写图片描述

S3C6410可以使用外部晶振（XXTIpll）（默认为12MHZ）和外部时钟（XEXTCLK）两种方式输入时钟信号。它由跳线OM[0]决定。 S3C6410 默认的工作主频为12MHz（晶振频率），S3C6410有三个PLL，分别为APLL、MPLL和EPLL。其中APLL产生ACLK，给arm core使用。MPLL产生HCLK和PCLK。EPLL产生特殊的时钟，比如为USB提供48MHz时钟。

这里写图片描述

210时钟体系

和S3c2440,S3c6410不同, S5PV210首先推荐使用的是24MHZ的外部晶振。其次S5PV210的时钟被分为了3大体系，分别是：
• 主系统时钟体系(MSYS)
• 显示相关的时钟(DSYS)
• 外围设备的时钟 (PSYS)
S5PV210有4个PLL，分别为APLL、MPLL、EPLL和VPLL。

这里写图片描述

时钟初始化流程（6410）

1、设置LockTime（保持默认值）
2、设置分频器的分频系数（Clock divider control register）
3、设定锁相环的系数
4、选择每个选择器的输出
5、设置CPU到异步工作模式

代码编写：

#define CLK_DIV0 0x7e00f020
#define OTHERS 0x7e00f900
#define MPLL_CON 0x7e00f010
#define APLL_CON 0x7e00f00c
#define CLK_SRC 0x7e00f01c
#define DIV_VAL ((0x0<<0)|(0x1<<9)|(0x1<<8)|(0x3<<12))
#define PLL_VAL ((1<<31)|(266<<16)|(3<<8)|(1<<0))

init_clock:                  @初始化时钟
    ldr r0, =CLK_DIV0        @设置分频系数
    ldr r1, =DIV_VAL         @APLL=533MHz，MPLL=533MHz，ARMCLK=533MHz
    str r1, [r0]             @HCLK=266MHz，HCLKX2=133MHz

    ldr r0, =OTHERS          @进入异步工作模式
    ldr r1, [r0]
    bic r1,r1,#0xc0
    str r1, [r0]

    ldr r0, =APLL_CON        @APLL和MPLL设相同的值
    ldr r1, =PLL_VAL         @选择的输出为533MHZ
    str r1, [r0]             @选择 266 3 1

    ldr r0, =MPLL_CON
    ldr r1, =PLL_VAL
    str r1, [r0]

    ldr r0, =CLK_SRC        @选择每个选择器的输出
    mov r1, #0x3
    str r1, [r0]

    mov pc, lr