基于Verilog HDL语言的FPGA课后习题--举重比赛裁判评分逻辑

1 、根据要求用 L Verilog HDL  语言进行描述：

module Judgment (A,B,C,F);
  //输入输出端口声明
  input A,B,C;
  output reg F;
  //过程语句
  always@(A,B,C)
    begin : Judgment
      //case 语句
      case({A,B,C})
        3'b111 : F<=1;
        3'b110 : F<=1;
        3'b011 : F<=1;
        3'b101 : F<=1;
        default : F<=0;//其他所有情况，F 都为 0
      endcase
    end
endmodule   

     
2、编译运行确保无 errors：

3、用波形图进行验证：

观察上图：当 A,B,C 三路输入信号中，存在两个或三个都为高电平信号时，输出信号 F 才为
高电平，验证成功。
4、生成 RTL 结构：