![](https://i-blog.csdnimg.cn/blog_migrate/0b177a1a682b8d0f137cdf50f3464ca1.png)
1 、根据要求用 L Verilog HDL 语言进行描述:
module Judgment (A,B,C,F);
//输入输出端口声明
input A,B,C;
output reg F;
//过程语句
always@(A,B,C)
begin : Judgment
//case 语句
case({A,B,C})
3'b111 : F<=1;
3'b110 : F<=1;
3'b011 : F<=1;
3'b101 : F<=1;
default : F<=0;//其他所有情况,F 都为 0
endcase
end
endmodule