DC

DC流程图

一、 Develop HDL Files
完成RTL级代码实现

二、 Specify Libraries

1. 指定搜索路径
   search_path
2. 库文件
   target_library, link_library, symbol_library, synthetic_library

三、 Read Design

1. analyze + elaborate
   允许设计者在设计的GTECH建立之前，首先分析设计的语法错误和进行HDL代码转换。analyze做语法检查，产生“.syn”文件存储在work路径下的定义设计库内，可供elaborate使用，不必重复分析。
   不需要设置顶层文件，也没必要进行link操作。
   只支持verilog和VHDL两个格式，但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。
   例如：analyze -format verilog { a.v b.v tpo.v}
   elaborate top
2. read_file
   支持多种硬件描述格式，不同模式下读取不同格式文件。
   需要设置顶层文件，要进行link操作。
   例如：read_db a.db
   read_verilog a.v
   read_VHDL a.vhd

四、 Define Design Environment

1. set_operating_conditions
   设置操作环境，工艺、电压、温度
2. set_wire_load_model
   设置线负载模型
   也可自动选择，set auto_wire_load_selection true
3. set_wire_load_mode
   设置模式，有三种top, enclosed, segment
4. 设置输入端口的驱动
   set_drive
   set_driving_cell
   set_input_transition
5. set_load
   set_load是计算cell上的delay，cell上的delay是输入转换时间和输出负载，最后端口的cell没有接到其他的cell，因此需要加上set_load。
   set_load是约束最后一级输出能力的， 也就是约束最后一级要支撑这个load &