VerilogHDL
壹零捌
站在巨人的肩膀上
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电路时序波形绘制方法汇总
绘制电路时序波形的方法不同,各有优缺点。因人而异,但用起来舒服,快捷就是最好的方法,追求高效性。电路时序波形绘制方法1. Visio2. Timegen3. WaveDrom1. Visio对于熟练使用Visio的人来说,绘制时序波形和一般的框图没什么区别,这里提供几个模板。强迫症患者使用Visio无疑是最合适的,自己随意设计。百度网盘:https://pan.baidu.com/s/1w9CfY5YRF8yi-hcQzn5_-A提取码: 6rj52. Timegen官网:http:/.原创 2021-08-16 19:23:21 · 12219 阅读 · 2 评论 -
Simple UVM Testbench
在线写Verilog/SystemVerilog,在线仿真结果文档原创 2021-06-25 18:14:14 · 284 阅读 · 0 评论 -
Verilog HDL中的任务和函数比较
两者均不可综合,常用于测试 任务和函数 比较点 任务 函数 输入输出 可以有任意多个输入输出 至少一输入不能有输出和双向端口 触发事件控制 任务不能出现always语句;可以包含延时控制语句(#),但只能面向仿真,不能综合 函数中不能出现always,#这样的语句,要保证函数执行原创 2020-06-14 15:01:52 · 698 阅读 · 2 评论 -
Quartus18.1自带仿真工具实现仿真
Quartus18.1自带仿真工具实现仿真1. 软件版本2. 设计流程2.1 源程序代码2.2 新建仿真波形文件1. 软件版本win10 下使用“Quartus (Quartus Prime 18.1) Standard Edition”版本测试,其他版本均可。2. 设计流程2.1 源程序代码此处忽略…放上部分截图,建议先用简单项目进行测试2.2 新建仿真波形文件File—Ne...原创 2020-04-02 14:29:16 · 10753 阅读 · 22 评论 -
Xilinx DDS IP核调用(2)
Xilinx DDS IP核调用1. Xilinx IP核调用流程2. Xilinx DDS IP核例化2.1 例化SIN COS LUT2.11 实例12.2 例化Phase Generator only2.21 实例一2.21 实例二2.3 例化Phase Generator and SIN COS LUT1. Xilinx IP核调用流程step 1 找到IP Catalog, 也就是...原创 2020-03-21 15:40:23 · 2527 阅读 · 0 评论 -
Xilinx DDS IP核调用(1)
文章目录1. DDS工作原理1.1 DDS介绍1.2 DDS原理2. Xilinx DDS IP核实现功能1. SIN COS LUT only2. Phase Generator only3. Phase Generator and SIN COS LUT3. 后续4. Xilinx DDS Compiler资料1. DDS工作原理1.1 DDS介绍直接数字频率合成器(Direct D...原创 2020-03-20 16:54:44 · 3152 阅读 · 1 评论 -
Verilog 中的参数化建模
什么是参数化建模和写软件程序一样,我们也希望 Verilog 的模块也可以重利用。要使模块可以重复利用,关键就在于避免硬编码(hard literal),使模块参数化。参数化建模的好处是可以使代码清晰,便于后续维护和修改。Verilog 的参数化建模是有一定限制的,它的参数值是编译时计算的,不会引入任何实际的硬件电路。参数必须在编译时确定值。也就是说只能达到动态编译,固态运行,而非软件的动态...转载 2020-03-02 20:51:43 · 2519 阅读 · 1 评论 -
Verilog描述的优先级
Verilog语言中的运算符具有优先级顺序无论在代码书写中各个符号的前后顺序如何,Verilog根据符号优先级顺序处理逻辑原创 2019-12-15 14:52:45 · 1649 阅读 · 0 评论 -
二维脉动阵列的矩阵乘法
脉动阵列一种由众多简单的PE(Processing Element,处理元件)按规则排列的硬件架构原创 2019-12-12 18:03:00 · 6200 阅读 · 5 评论 -
蚂蚁迷宫—有限状态机设计(ANT MAZE)
蚂蚁迷宫采用有限状态机设计一个拥有智能大脑的机器人蚂蚁RoboAnt,可以自动走出迷宫。1.条件说明假设我们有一只蚂蚁,蚂蚁有两只触角可以感知左边和右边(类似传感器,传递信息),暂时记为L,R。...翻译 2019-11-18 21:44:44 · 2055 阅读 · 0 评论 -
FPGA 内部详细架构
FPGA 内部详细架构FPGA 芯片整体架构1.可编程输入输出单元(IOB)(Input Output Block)2.可配置逻辑块(CLB)(Configurable Logic Block)3.互连线资源(Interconnect)4.嵌入式块 RAM(BRAM)(Block RAM)5.底层内嵌功能单元6.内嵌专用硬核7.致谢FPGA 芯片整体架构FPGA 芯片整体架构如下所示,大体按照...转载 2019-11-16 10:30:29 · 5067 阅读 · 0 评论 -
Verilog语言可综合性列表
原创 2019-09-01 15:57:45 · 433 阅读 · 0 评论 -
VerilogHDL系统任务$readmemb和$readmemh
系统任务均可以从文件中读取数据到存储器常用的格式:$readmemb("<数据文件名>",<存储器名>,<起始地址>,<终止地址>);$readmemb("<数据文件名>",<存储器名>,<起始地址>,<终止地址>);注:起始地址和终止地址可以不加。注意事项:(1)被读取的文件中只能...原创 2019-08-16 18:26:04 · 662 阅读 · 0 评论