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FPGA
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壹零捌
站在巨人的肩膀上
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电路时序波形绘制方法汇总
绘制电路时序波形的方法不同,各有优缺点。因人而异,但用起来舒服,快捷就是最好的方法,追求高效性。电路时序波形绘制方法1. Visio2. Timegen3. WaveDrom1. Visio对于熟练使用Visio的人来说,绘制时序波形和一般的框图没什么区别,这里提供几个模板。强迫症患者使用Visio无疑是最合适的,自己随意设计。百度网盘:https://pan.baidu.com/s/1w9CfY5YRF8yi-hcQzn5_-A提取码: 6rj52. Timegen官网:http:/.原创 2021-08-16 19:23:21 · 12087 阅读 · 2 评论 -
Verilog HDL中的任务和函数比较
两者均不可综合,常用于测试 任务和函数 比较点 任务 函数 输入输出 可以有任意多个输入输出 至少一输入不能有输出和双向端口 触发事件控制 任务不能出现always语句;可以包含延时控制语句(#),但只能面向仿真,不能综合 函数中不能出现always,#这样的语句,要保证函数执行原创 2020-06-14 15:01:52 · 696 阅读 · 2 评论 -
The effect of LUT and cluster size on deep-submicron FPGA performance and density
The effect of LUT and cluster size on deep-submicron FPGA performance and density1. 论文基本信息2. 论文研究背景3. 论文研究目标4. 论文主要思路及创新点5. 论文中部分图片6. 论文研究结果7. 论文尚未解决问题1. 论文基本信息2. 论文研究背景FPGA 中含有大量的逻辑块和路由资源等,增加 LU...原创 2020-04-30 23:56:47 · 343 阅读 · 0 评论 -
计算机中常见的单位换算
单位换算 单位换算 中文单位 中文简称 英文单位 英文简称 换算(以Byte为参考源) 位 比特 bit b 0.125 字节 ...原创 2020-04-05 23:21:34 · 1007 阅读 · 0 评论 -
Intel/Altera系列FPGA芯片命名标准
Intel/Altera系列FPGA芯片命名标准1. Intel Agilex (F and I) Series2. Intel Stratix 10 (GX, SX, TX) Devices3. Intel Stratix 10 (MX) Devices4. Intel Stratix 10 (DX) Devices5. Intel Arria 10 (GX, SX, GT) Devices6....原创 2020-04-05 15:27:22 · 4505 阅读 · 0 评论 -
Quartus18.1自带仿真工具实现仿真
Quartus18.1自带仿真工具实现仿真1. 软件版本2. 设计流程2.1 源程序代码2.2 新建仿真波形文件1. 软件版本win10 下使用“Quartus (Quartus Prime 18.1) Standard Edition”版本测试,其他版本均可。2. 设计流程2.1 源程序代码此处忽略…放上部分截图,建议先用简单项目进行测试2.2 新建仿真波形文件File—Ne...原创 2020-04-02 14:29:16 · 10737 阅读 · 22 评论 -
Quartus 添加器件库方法
Quartus 添加器件库方法一. 情况说明二. 器件库下载二. 器件库安装一. 情况说明因为项目需要用到Quartus软件,特地去官网下载了“Intel Quartus Prime Professional Edition 18.0 v18.0.0.219”,软件安装好后新建项目时却弹出一下界面:稍微留意一下,发现原来是只安装了软件,并没有下载配套的器件库,说白了就是没有可用的芯片系列模...原创 2020-03-30 02:15:27 · 23291 阅读 · 0 评论 -
从Vivado启动ModelSim时遇到的问题([USF-modelsim-8] Failed to find the pre-compiled simulation library!)
从Vivado启动ModelSim时遇到的问题1. 严重警告2. 原因3. 处理方法4. 仿真实例1. 严重警告警告:无法找到预编译仿真库2. 原因打开报错的地方根据警告提示打开文件后,文件是空的,明显没有预编译仿真库。那就只有重新编译了3. 处理方法在modelsim安装路径下新建一个文件vivado_lib(其他地方也行,随意)在vivado中选择重新编译文件Tool—...原创 2020-03-26 16:48:16 · 7862 阅读 · 3 评论 -
Xilinx DDS IP核调用(2)
Xilinx DDS IP核调用1. Xilinx IP核调用流程2. Xilinx DDS IP核例化2.1 例化SIN COS LUT2.11 实例12.2 例化Phase Generator only2.21 实例一2.21 实例二2.3 例化Phase Generator and SIN COS LUT1. Xilinx IP核调用流程step 1 找到IP Catalog, 也就是...原创 2020-03-21 15:40:23 · 2522 阅读 · 0 评论 -
Xilinx DDS IP核调用(1)
文章目录1. DDS工作原理1.1 DDS介绍1.2 DDS原理2. Xilinx DDS IP核实现功能1. SIN COS LUT only2. Phase Generator only3. Phase Generator and SIN COS LUT3. 后续4. Xilinx DDS Compiler资料1. DDS工作原理1.1 DDS介绍直接数字频率合成器(Direct D...原创 2020-03-20 16:54:44 · 3145 阅读 · 1 评论 -
转载《留守在家,如何提升和精进FPGA设计能力?》
工欲善其事,必先利其器,代码可综合设计能力、电路设计方法学、领域特定架构和算法理论,是提升和精进FPGA技能的必要基础。不需要FPGA开发板实物,也能够在家学习和夯实这些基础知识(ps:注意,如果长期学习FPGA,有一块FPGA开发板是非常必要的。本文章重点针对短期留守在家的同学。)。0、FPGA入门基础具备基本数字逻辑基础、基本VerilogHDL编写能力。此处推荐东南大学汤勇明老师编写的...转载 2020-03-17 00:03:17 · 1193 阅读 · 0 评论 -
Verilog 中的参数化建模
什么是参数化建模和写软件程序一样,我们也希望 Verilog 的模块也可以重利用。要使模块可以重复利用,关键就在于避免硬编码(hard literal),使模块参数化。参数化建模的好处是可以使代码清晰,便于后续维护和修改。Verilog 的参数化建模是有一定限制的,它的参数值是编译时计算的,不会引入任何实际的硬件电路。参数必须在编译时确定值。也就是说只能达到动态编译,固态运行,而非软件的动态...转载 2020-03-02 20:51:43 · 2505 阅读 · 1 评论 -
大位宽超前进位加法器的实现
大位宽超前进位加法器无疑就是位数较多时的超前进位加法器,是用超前进位加法器实现的。1. 串行进位加法器半加器:不包含进位的加法器,需要两个门实现。S=X⊕YS = X \oplus YS=X⊕YC=X∧YC = X \land YC=X∧Y全加器:包含进位的加法器,需要五个门实现。S=a⊕b⊕cinS = a \oplus b \oplus c_{in}S=a⊕b⊕cinC...原创 2019-12-16 20:13:32 · 1461 阅读 · 4 评论 -
Verilog描述的优先级
Verilog语言中的运算符具有优先级顺序无论在代码书写中各个符号的前后顺序如何,Verilog根据符号优先级顺序处理逻辑原创 2019-12-15 14:52:45 · 1642 阅读 · 0 评论 -
二维脉动阵列的矩阵乘法
脉动阵列一种由众多简单的PE(Processing Element,处理元件)按规则排列的硬件架构原创 2019-12-12 18:03:00 · 6182 阅读 · 5 评论 -
Fast Carry Logic Chain(FPGA)
快速加法进位链实现快速生成进位和借位信号同时可保证是一个数字可控的,固定单元延迟时间的延迟链。1.实现原理首先要了解全加器,即带有进位输入的半加器。全加器真值表如下:Ci(进位)AiBiSi(求和)Ci+1(进位)00000001100101001101100101010111...原创 2019-11-27 15:26:36 · 753 阅读 · 0 评论 -
LFSR (Linear Feedback Shift-Register) Counter
线性反馈移位寄存器1.框图:2.原理:通过选择与门B第一个输入和与门C来达到实现不同模计数的目的。可实现模及其配置方法3.具体怎么过程:利用上面三幅图中示意来实现,就拿模16来分析,就是说我不连接Q4到与门B,那这个端口就是1;不使用与门C,那这个门的输出就是1。接着得出原理框图的输出D1的表示:D1= (Q3 XNOR Q4) XOR (Q3 AND Q2 AND Q1)剩...原创 2019-11-26 21:52:47 · 1850 阅读 · 0 评论 -
VHDL实现FIFO
FIFO代码------------------------------------------------------------------------------------ Company: -- Engineer: -- -- Create Date: 2019/11/23 20:13:11-- Design Name: -- Module Name: fifo89 - ...原创 2019-11-23 22:59:44 · 3135 阅读 · 1 评论 -
基于 FPAG xilinx vivado 仿真模式介绍
基于 FPAG xilinx vivado 仿真模式介绍本文介绍一下xilinx的开发软件 vivado 的仿真模式, vivado的仿真暂分为五种仿真模式。分别为:run behavioral simulation-----行为级仿真,行为级别的仿真通常也说功能仿真。post-synthesis function simulation-----综合后的功能仿真。post-synth...转载 2019-11-23 15:25:56 · 438 阅读 · 0 评论 -
蚂蚁迷宫—有限状态机设计(ANT MAZE)
蚂蚁迷宫采用有限状态机设计一个拥有智能大脑的机器人蚂蚁RoboAnt,可以自动走出迷宫。1.条件说明假设我们有一只蚂蚁,蚂蚁有两只触角可以感知左边和右边(类似传感器,传递信息),暂时记为L,R。...翻译 2019-11-18 21:44:44 · 2041 阅读 · 0 评论 -
FPGA 内部详细架构
FPGA 内部详细架构FPGA 芯片整体架构1.可编程输入输出单元(IOB)(Input Output Block)2.可配置逻辑块(CLB)(Configurable Logic Block)3.互连线资源(Interconnect)4.嵌入式块 RAM(BRAM)(Block RAM)5.底层内嵌功能单元6.内嵌专用硬核7.致谢FPGA 芯片整体架构FPGA 芯片整体架构如下所示,大体按照...转载 2019-11-16 10:30:29 · 5037 阅读 · 0 评论