Xilinx DDS IP核调用(2)

Xilinx DDS IP核调用1. Xilinx IP核调用流程2. Xilinx DDS IP核例化2.1 例化SIN COS LUT2.11 实例12.2 例化Phase Generator only2.21 实例一2.21 实例二2.3 例化Phase Generator and SIN COS LUT1. Xilinx IP核调用流程step 1 找到IP Catalog, 也就是...
摘要由CSDN通过智能技术生成

1. Xilinx IP核调用流程

  • step 1 找到IP Catalog, 也就是Vivado中IP库搜索界面。
    在这里插入图片描述
  • step 2 在IP搜索界面中,输入想要调用的IP名称即可,这里我输入DDS
    在这里插入图片描述
  • step 3 找到DDS IP后,双击打开DDS IP参数配置界面
    在这里插入图片描述
    之后就可以根据自己的目的,进行IP核调用,如此easy

2. Xilinx DDS IP核例化

2.1 例化SIN COS LUT

2.11 实例一

参数配置界面如下:
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
下面点击OK,生成文件。
在这里插入图片描述
在这里插入图片描述
新建TOP.v文件,调用dds_compiler_0.v,完成例化。在这里插入图片描述
TOP.v代码

// TOP.v
module TOP(
   input clk_sys,
   input phase_tvalid,
   input [15:0] phase_tdata,
   output [15:0] data_tdata
    );
    wire data_tvalid;
    
  dds_compiler_0 top (
  .aclk(clk_sys),                                // input wire aclk
  .s_axis_phase_tvalid(phase_tvalid),  // input wire s_axis_phase_tvalid
  .s_axis_phase_tdata(phase_tdata),    // input wire [15 : 0] s_axis_phase_tdata
  .m_axis_data_tvalid(data_tvalid),    // output wire m_axis_data_tvalid
  .m_axis_data_tdata(data_tdata)      // output wire [15 : 0] m_axis_data_tdata
);
endmodule

RTL ANALYSIS -Schmatic

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