ASIC Flow

最新推荐文章于 2024-04-09 12:30:38 发布
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本文链接：https://blog.csdn.net/qq_36480087/article/details/111521627
版权
本文深入介绍了ASIC设计流程，包括基础概念如Cell延迟和Transition时间，OCV、Formality验证、DFT策略，以及寄生参数提取、芯片后仿真、IR-drop分析和ECO等关键步骤。同时探讨了版图优化和物理验证的重要思考。
摘要由CSDN通过智能技术生成

文章目录


以下内容均为转载，供自己学习查阅之用，版权归原作者，侵删。

基础概念

Cell的Rise delay和Fall delay、Rise transition和fall transition

Transition time与slew time的联系与区别

不同的std filler cell

基本CELL介绍|DFF的前生今世

各种文件

数字后端-关于MAP文件

technology file简介

tech file简介 (2) | Fat Table

读SPEF

论 STA | 可以想到的抽SDF 相关的一切

OCV

工艺角，PVT, TT,SS,FF,FS,SF

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时钟树上的小猴子
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专栏目录
Scan Reorder & Formal
zhenhuagege的博客
06-13 2454
在做综合时，DC可以吐出Scan DEF，其中包含scan chain的相关信息，ICC使用这个Scan DEF中提供的physical information，对scan chain做reordering以及timing 优化！Scan DEF中包含很多条scan chain，如下图所示 上图中描述了一条scan chain，这条scan chain中包含START和STOP两个宏，用于描述scan chain的boundary，scan chain的boundary可以是：I/O ports, sca
Asic design flow
weixin_30675967的博客
08-03 132
转载于:https://www.cnblogs.com/zhangzhi/archive/2009/11/25/1610835.html
ASIC FLOW A simple file
01-30
ASIC FLOW File 文档的片段填在这里，描述详细会获得我们
ASIC Design Flow Tutorial
04-26
To design a chip,one needs to come up with the Specifications first, The next step is in the flow is to come up with the Structural and Functional Description.Once Functional Verification is completed, the RTL is converted into an optimized Gate Level Netlist. This step is called Logic/RTL synthesis.The next step in the ASIC flow is the Physical Implementation of the Gate Level Netlist.
ASIC设计流程(ASIC design flow)
weixin_30699235的博客
08-21 2021
http://hi.baidu.com/hieda/blog/item/17544029109be3fa99250ada.html 1.Architectural and electrical specification. 2.RTL(Register Transfer Level) coding in HDL(Hardware Description...
ASIC Design Flow
08-18
A Short Introduction to ASIC Design Flow in AMIS Library
数字IC实践项目（8）—CNN加速器（ASIC_Flow；付费项目补充）
HFUT90S的博客
01-28 1519
之前的付费项目收获了不少同学的好评，也帮助很多同学在24年的秋招中斩获了心仪的工作。本着不进则退的原则，将该CNN项目进行了补充，之前的项目偏向于FPGA Flow以及样机演示，本项目是将CNN硬件实现进一步拓展，重点在于ASIC FLow以及数字IC常用软件的熟练掌握，帮助进一步提升工作竞争力。
formality验证
03-15
formality验证的技术总结，成功与失败的验证的例子的对比
自己收集的formality 的全部资料打包
10-07
本人整理的formality的全部资源～ PPT 中文操作文档
ASIC前后端设计经典的细节讲解
04-19
本文档主要是ASIC前后端设计经典的细节讲解的一些内容
《商业ASIC Flow 逻辑综合介绍》
只编程一次的仔的博客
09-26 720
逻辑综合介绍
Formality笔记
SH_UANG的专栏m(R2)0doJj3*
02-25 6514
插入clock gate之后FV失败的问题相关变量：verification_clock_gate_hold_mode在默认情况下，fm认为增添了门控插入（综合时）和之前没有门控的RTL的寄存器是不相等的 也就是说，如果综合时，使用了命令进行了门控插入，那么在形式验证时，就需要设置相应的verification_clock_gate_hold_mode. user guide上面说这个可以设置成
剪断了，理就不会乱——Scan Reorder
Tao_ZT的博客
03-25 6391
在Coarse Placement和Legalization之间，其实还有很重要的一个步骤， 就是对Scan Chain（扫描链）的处理。英文名Scan Reorder，...
Formality流程
热门推荐
sz_woshishazi的博客
09-16 1万+
由于项目后期需要完成一个rtl和网表之间的形式验证，需要用synopsys的formality来完成，由于第一次接触，也摸索了将近三天才能上手使用，记录一下整个flow的过程
Formality的逻辑等价性检查介绍和参考脚本
最新发布
NanDigits的博客
04-09 1934
由于电路在综合、后端过程中会进行多轮时序、面积、功耗的优化，RTL中的DFF在Imp中不一定都可以直接找到，可能会被合并（reg merge）、复制（reg duplication）、打平（ungroup）、改名（change name）等。比如，前端设计过程中RTL1 vs RTL2，综合后的RTL vs Syn Netlist，插入DFT后RTL vs DFT Netlist，布局布线后RTL vs APR Netlist。具体来说分成两大应用。另一种是电路的一致性检查，检查RTL、网表之间的等价性。
LEC主要问题分析
qq_34110120的博客
08-28 1833
LEC检查过程中的问题主要分为两点：1.keypoint没有匹配成功2.组合逻辑不匹配 首先对于1.keypoint没有匹配成功 解决方案 对于这种问题出现的原因模块被优化，或者综合后的网表模块名字不匹配。对于名字不匹配的我们可以添加新的映射规则达到匹配的效果，对于被优化后的点不需要关注，只要保证相比对的一方全部点都匹配上就好。 对于组合逻辑不匹配：这个的匹配过程是对于逻辑锥的所有可能输入匹...
asic flow中dft基本方法
08-16
ASIC设计中的DFT（Design for Test）是为了保证芯片在出厂前能够通过测试，在实际应用中能够稳定可靠地工作。ASIC flow中DFT的基本方法包括以下几个步骤： 1. 设计规范：在开始设计阶段，要制定合适的设计规范，确保DFT能够满足测试需求。设计规范包括设计层次、测试目标和测试限制等内容。 2. DFT插入：在设计完成后，通过特定的工具和技术，在设计中插入DFT逻辑来实现测试所需的功能。这些逻辑包括扫描逻辑、压缩逻辑、BIST（Built-In Self-Test）逻辑等。 3. 扫描测试：使用扫描链技术对设计进行测试。扫描链是一种在芯片中插入的逻辑，可以在测试时将内部寄存器的状态串联起来，形成一个或多个长的移位寄存器链。通过向扫描链输入测试数据，可以实现全面的芯片测试。 4. 压缩测试：对于大型芯片，扫描测试所需的测试数据量可能非常庞大。为了减少测试数据的传输和存储开销，可以使用压缩技术来减小测试数据量。压缩测试主要包括压缩编码和压缩解码两个步骤。 5. BIST测试：BIST是一种内建自测试技术，通过在芯片内部集成自测试模块，可以在芯片运行时实现自动测试。BIST可以检测到和诊断出芯片内部的故障，提高测试效率和可靠性。 6. ATPG（Automatic Test Pattern Generation）：ATPG是一种自动生成测试模式的技术。通过分析设计的功能和结构特点，生成能够覆盖设计故障的测试模式。ATPG工具通过对设计进行仿真、故障模型生成和优化等步骤，可以自动生成高效的测试模式。 通过以上基本方法，ASIC设计中的DFT可以实现对芯片进行全面的测试，提高芯片的可靠性和生产效率。这些DFT方法在ASIC设计流程中都是必不可少的环节。
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