IIC总线电阻/电容的计算

最新推荐文章于 2024-07-18 20:59:44 发布

奔跑の鳄鱼

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分类专栏： STM32 文章标签：单片机程序人生

本文链接：https://blog.csdn.net/qq_36753518/article/details/108552639

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本文介绍了IIC总线的接口配置，电平定义，以及如何确定上拉电阻的最小值和最大值。最小电阻的计算确保逻辑低电平可被识别，而总线电容的控制主要受限于器件数量。上拉电阻的阻值影响总线充放电速度和通信速率，如在400k速率下，4.7k上拉电阻更适合。

摘要由CSDN通过智能技术生成

1.芯片IIC的接口配置
一般为开漏，引脚需要外接上拉电阻才能保证正常通信。
在这里插入图片描述
2.IIC电平的定义
IIC规范将低于VIL或低于0.3VDD的电压定义为逻辑低电平，同样将高于VIH或高于0.7VDD的电压定义为逻辑高电平。
3.最小电阻的确定
电源电压限制了可允许总线拉低的最小上拉电阻值，过强的上拉会阻止器件充分拉低拉线的电平，导致无法确保逻辑低电平能被检测到。在输出级V_OLmax=0.4V 时指定I_OL为3mA，允许总线电压拉低的最小上拉电阻公式：Rmin>=(VDD(min)-Vol)/3mA
注：此处限制最小电阻，是为了防止边沿过陡，单片机无法识别。
4.IIC总线电容
IIC总线一般只有上拉电阻，总线电容是来自芯片管脚的容性负载，总线100k速率可以使用的容限在10pF-400pF之间，400k速率可以使用的总线容限10pF-200pF之间。控制总线电容主要是控制连接在同一总线的器件数量。
5.IIC上拉最大电阻的确定
10k上拉电阻
图一：VDD3V，使用10k的上拉电阻，一个时钟周期为5us，即