FPGA零基础学习：数字电路中的时序逻辑

最新推荐文章于 2024-05-03 15:08:50 发布

ONEFPGA

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文章标签： fpga开发学习

本文链接：https://blog.csdn.net/ONEFPGA/article/details/125411935

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本文介绍了数字电路中的时序逻辑，重点讲解了触发器的作用和基本类型，包括SR锁存器、电平触发的D触发器、主从结构的JK触发器以及边沿触发的D触发器。还探讨了时序逻辑电路的概念，通过举例自动售货机说明其特点，并阐述了时序逻辑电路设计方法和避免竞争冒险的现象。

摘要由CSDN通过智能技术生成

在各种复杂的数字电路中，不但需要对二值信号进行算数运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储1位的二进制数码的单元电路称为触发器。

为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点：

由于采用的电路结构形式不同，触发信号的触发方式也不一样。触发方式分为电平触发、脉冲触发、边沿触发三种。

SR锁存器是各种触发器电路的基本构成部分。

从电路结构中可以看出，它是由两个交叉反馈或非门组成的。它有两个输入端，SD表示置位，RD表示复位，输入端为1时表示有激励信号，为0时表示无激励信号；有两个输出端，Q是输出，正常工作时，Q’是Q的反变量。

思考：分析SR锁存器（或非门构成）的工作原理？

当RD =0，SD=1时，不论触发器的初始状态如何，Q’一定为0,由于“与非”门G1的输入全是0，Q端为1。称触发器为1状态，SD为置1端。
当RD =1，SD=0时，不论触发器的初始状态如何，Q’一定为1,从而使Q为0。称触发器为0状态，RD置0端。
当RD =0，SD =0时，如前所述，Q及Q’状态保持原状态不变。
当RD =1，SD =1时，不论触发器的初始状态如何，Q=Q’=0，若RD、SD同时由1变成0，在两个门的性能完全一致的情况下, Q及Q’哪一个为1，哪一个为0是不定的，在应用时不允许RD和SD同时为1。

SR锁存器也可以用与非门构成。

与非门构成的SR锁存器的工作原理和或非门

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