Q:
《数字调制解调技术的MATLAB与FPGA实现的Verilog》版本的书籍的P168页的关于位同步模块中的单稳态触发器模块发现有点问题,
“检测到din信号为高电平后,输出4个clk32时钟周期的高电平”,仿真发现其实是5个时钟的周期,!
Q:我还没注意到这个问题,这本书正在改版,我会及时修正。
祝愉快!
Q:
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“检测到din信号为高电平后,输出4个clk32时钟周期的高电平”,仿真发现其实是5个时钟的周期,!
Q:我还没注意到这个问题,这本书正在改版,我会及时修正。
祝愉快!