Quartus工程的qsf配置约束文件介绍

一、qsf文件概述

qsf：Quartus Setting File，是Quartus工程的配置文件；

包含一个Quartus工程的所有约束，包括工程的软件版本信息、FPGA器件信息、引脚约分配、引脚电平分配，编译约束和用于Classic TimingAnalyzer的时序约束；

二、文件配置格式

2.1 set_global_assignment--配置属性格式

语法：set_global_assignment

set_global_assignment [-h | -help] [-long_help] [-comment <comment> ] [-disable] [-entity <entity_name> ] -name <name> [-remove] [-section_id <section id> ] [ <value> ]

note：这里，[]内的内容是可选的，被<>扩起来的就是必须填写的参数

新建空的工程时，Quartus软件根据配置自动生成的qsf文件有如下内容：

set_global_assignment -name FAMILY "Cyclone V"
set_global_assignment -name DEVICE 5CGXBC3B6U19C7
set_global_assignment -name TOP_LEVEL_ENTITY quartus_prj_demo
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 18.1.0
set_global_assignment -name PROJECT_CREATION_TIME_DATE "21:43:09  FEBRUARY 07, 2024"
set_global_assignment -name LAST_QUARTUS_VERSION "18.1.0 Standard Edition"
set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 85
set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR 256
set_global_assignment -name EDA_SIMULATION_TOOL "ModelSim (Verilog)"
set_global_assignment -name EDA_TIME_SCALE "1 ps" -section_id eda_simulation
set_global_assignment -name EDA_OUTPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_simulation

只需看懂意思即可：由上图可以知道

1. FPA器件的系列与具体