Quartus II 时序约束

    时序约束对于增加设计的稳定性和可靠性是必不可少的，对于复杂时序的设计，很多时候问题就出在时序问题上。

    Quartus II 所带的TimeQuest Timing Analyzer可以方便设计者进行时序约束的设计，管理和分析。本文以Quartus II 10.0软件为例介绍时序约束的添加和SDC（Synopsys Design Constraints）文件的创建。

    1.Tools->TimeQuest Timing Analyzer打开时序分析工具。在打开界面的左边，双击Tasks条目中的Create Timing Netlist ，获取timing netlist。

    2.Constraints -> Create Clock