Verilog Task&Generate

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1.task

task主要用来实现一些简单的功能，方便多次调用，要明白task只是负责处理而不带有任何连线的功能
同时有一些特性

• input和output不是强制拥有的
• task可以调用自身或者其他task
• 调用task时候只能在always里
• task内部不可以使用always和initial,assign

task task_id
	//input&output
	
	//task function
	
endtask

2.generate

目前对于generate的用法局限于复制module，task操作
用起来很方便

generate 
	genvar i;
	for(;;)begin :generate_id
		//generate function
	end
endgenerate