浅谈噪声容限并举例

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逻辑电平1和0是对某一电平值的抽象。当电平值为VDD(例如,VDD=5V)时,它被认为是逻辑1。类似地,当电压为0v,则认为是逻辑0。然而,在现实应用中,我们会针对不同的逻辑电平给出一定的电压范围,例如,3.5-5V之间的电平值都可以被认为代表的是逻辑1,而在0~1.5V之间的电平值都可以被认为代表的是逻辑0。逻辑l和逻辑0对应的电压范围对于不同类型的电路(如CMOS、TTL)来说是不同的。

当一个信号上叠加了噪声后,其电平会发生变化,但是叠加多少噪声后其逻辑值会发生变化呢?逻辑值不发生变化时,电路所能够容忍的最大噪声值就是噪声容限。噪声容限有两种类型:低电平噪声容限和高电平噪声容限。要理解这一点,让我们先看一个例子,如图所示,图中门A的输出端连接到了门B的输入端。

低电平噪声容限

假如门B对低于0.5V的电平会认为是逻辑0,那么门B的输入端Y的逻辑值如果为0,那么其电压最高可达0.5V。如果Y端的电压大于0.5V,B可能会把它当成逻辑1,或者当成不确定值。在B的输入端,被视为逻辑0的最大电压用 V I L ( m a x ) V_{IL(max)} VIL(max)表示。另外,假定门A输出逻辑0时电平值在0-0.2V之间,那么A输出的低电平最大电压值为 V O L ( m a x ) V_{OL(max)} VOL(max)。B的低电平输入噪声容限为 V I L ( m a x ) V_{IL(max)} VIL(max) V O L ( m a x ) V_{OL(max)} VOL(max)间的差值。
公式可滑动

N M ( l o w ) = V I L ( m a x ) − V O L ( m a x ) = 0.5 − 0.2 = 0.3 V NM(low) = V_{IL(max)} - V_{OL(max)} = 0.5- 0.2 = 0.3V NM(low)=VIL(max)VOL(max)=0.50.2=0.3V

即,只要噪声大于+0.3V,就会引起低电平判断错误。

高电平噪声容限

假定B的输入电压大于3.5V时会被当成逻辑1,而电压低于3.5V时B把它当成逻辑0或不确定值,此时被B输入端认为是逻辑l的最小电压用 V I H ( m i n ) V_{IH(min)} VIH(min)表示。如果A输出逻辑1时的输出电压在4~5V之间,那么其输出的高电平的最小值用 V O H ( m i n ) ) V_{OH(min))} VOH(min))表示。此时Y端的高电平噪声容限 V I H ( m i n ) V_{IH(min)} VIH(min) V O H ( m i n ) ) V_{OH(min))} VOH(min))间的差值。

公式可滑动
N M ( h i g h ) = V O H ( m i n ) − V I H ( m i n ) = 4 − 3.5 = 0.5 V NM(high) = V_{OH(min)} - V_{IH(min)} = 4- 3.5 = 0.5V NM(high)=VOH(min)VIH(min)=43.5=0.5V
即,只要噪声小于-0.5V(幅值大于0.5V),就会引起高电平判断错误。

参考文献

[1] (美),Kishore,Mishra著.Verilog高级数字系统设计技术与实例分析[M].电子工业出版社,2018.

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