DC改变了RTL代码的结构,但是逻辑没有改变。比如很调整组合逻辑的位置,但是最终的功能是一样的。文件的后缀名为.svf,该文件用于后面的形式验证,即formality
dont touch:不会穿过logic,可以用于cells, nets, references, 和 designs。你不希望DC优化的地方,都可以用它。
main.tcl:
1.目录建立
设置报告目录 …/rpt/$pro
设置输出目录…/outputs/$pro
设置工作目录./elab
设置log日志目录…/log
如果不存在,创建上面四个文件夹
2.setup设置
设置svf文件到输出目录下
执行dc_setup.tcl
功能:设置目标库和链接库,并且某些ccs模型单元不使用
执行read_file_rtl.tcl
功能:设置rtl目录,设置设计文件名,使用analyze和elaborate读入verilog设计,使用link使设置生效
3.线负载模型
设置PVT operation条件,ffg0p88v125c指的是ffg的工艺参数,ff是fast N