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秋招准备
seu他山之石
每天进步一点点~
好记性不如烂笔头~
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net delay可以是负的吗?
net delay可以是负的吗?之前的文章介绍过net delay的分析方式,从马克思主义来说一个东西的delay不可能是负值,但net delay确实看起来像负的。原因:主要是由于crosstalk的影响,在之前的文章也介绍过crosstalk对于net的影响,同向变化crosstalk(negtive crosstalk)的net会减小transition time,看起来好像delay是负的。...原创 2021-08-20 16:17:08 · 629 阅读 · 0 评论 -
评估CTS质量的指标
1.latency(和工艺偏差和高速设计有关)2.skew(和时序收敛相关)3.时钟树功耗(芯片PPA有关)4.时钟树长度(和工艺偏差和latency有关,线延时比较大,OCV比较大)原创 2021-08-20 15:59:36 · 1270 阅读 · 0 评论 -
NVIDIA面经整理
面经及部分答案:英伟达实习生面试 ASIC PD岗面经系列:2020年英伟达ASIC PD岗原创 2021-08-12 23:41:36 · 3736 阅读 · 0 评论 -
floorplan阶段用到的物理单元
floorplan阶段用到的物理单元1.endcap cell / boundary cell:俗称拐角单元。常用于row结尾,row的两边都要加,确保nwell enclosed,形成一个封闭环。或者其它memory,block周围。2.tap cell / welltap cell :闩锁效应...原创 2021-08-11 11:02:17 · 670 阅读 · 0 评论 -
useful skew有什么坏处
useful skew有什么坏处原创 2021-08-10 00:19:32 · 1728 阅读 · 0 评论 -
STA(静态时序分析)和LEC(逻辑一致性检查),为什么还要进行后仿真
STA已经没有问题了,为什么还要进行后仿真原创 2021-08-09 17:08:10 · 2126 阅读 · 0 评论 -
反相器后端版图设计
反相器后端版图设计原创 2021-08-08 01:11:04 · 1877 阅读 · 0 评论 -
晶体管底层器件特性
晶体管底层器件特性阈值电压:区分mos管导通和截止的分界点g:栅;s:源;d:漏如下左图所示,当vgs到达阈值电压时,电路开启。如下右图所示,随着vds变化,电路处于不同工作区。原创 2021-08-07 17:29:05 · 142 阅读 · 0 评论 -
现代工艺常用N阱还是P阱附常见mosfet工艺区别
现代工艺常用N阱还是P阱现代工艺常牺牲PMOS优化NMOS所以常用N阱工艺。Q:为什么牺牲PMOS,优化NMOS?n阱工艺:N阱CMOS工艺采用轻掺杂P型硅晶圆片作为衬底,在衬底上做出N阱,用于制作PMOS晶体管,而在P型硅衬底上制作NMOS晶体管。p阱工艺:p阱CMOS工艺采用N型单晶硅作为衬底,在衬底上做出p阱,用于制作nMOS晶体管,而在n型硅衬底上制作pMOS晶体管。双阱工艺:双阱cmos工艺采用p型硅晶圆片作为衬底,在衬底上做出N阱,用于制作PMOS晶体管,在衬底上做出p阱,用于制作nMO原创 2021-08-07 16:25:49 · 8536 阅读 · 0 评论 -
SPICE仿真原理
SPICE仿真原理SPICE始于伯克利大学,主要将电路元件(mos管和电阻)抽象成数学模型,结合我们的输入网表(定义了单元的连接关系)求解非线性微分方程,得到各个节点的电压和电流。典型mos管的spice模型如下。有一个很大问题就是计算量太大,比较耗时。...原创 2021-08-06 21:40:27 · 2198 阅读 · 0 评论 -
多种指令架构集(ISA)对比
多种指令架构集(ISA)对比指令集开源复杂指令集(CSIC)/精简指令集(RSIC)特点X86不开源CSIC多用于平板电脑PCARM不开源RISC多用安卓手机架构MIPS2019年开源RISC多用于机顶盒、网关RISCV开源生态RISC比较年轻,多用于智能穿戴,前景广阔,如平头哥玄铁CPU使用RISCV架构...原创 2021-08-02 23:38:36 · 418 阅读 · 0 评论 -
时钟树的latency为什么要尽量小
时钟树的latency为什么要尽量小主要有两点原因:(latency大说明路径上的buf或者inv比较多)1.延迟大,说明CTS功耗会比较大2.latency大,收到OCV的影响比较大原创 2021-08-02 20:54:55 · 1818 阅读 · 0 评论 -
低功耗设计——门控时钟
低功耗设计——门控时钟芯片设计进阶之路——门控时钟原创 2021-08-01 00:51:46 · 405 阅读 · 0 评论 -
时钟树结构
时钟树结构H树90°,扇出为2.X树非90°扇出为4原创 2021-07-30 11:52:25 · 720 阅读 · 0 评论 -
为什么signoff时候transition满足要求
为什么signoff时候transition满足要求主要是因为我们库里面的查找表的范围是固定的,不能超过它的范围值。原创 2021-07-30 00:38:32 · 319 阅读 · 0 评论 -
SI(crosstalk)对common path的影响(CPPR)
SI(crosstalk)对common path的影响(CPPR)文章目录SI(crosstalk)对common path的影响(CPPR)一、建立时间和保持时间二、对CPPR的common path的分析三、multicycle path周期的设定一、建立时间和保持时间建立时间:数据在时钟信号到来之前需要保持的时间保持时间:数据信号在时钟信号到来之后需要保持的时间针对建立时间进行分析:捕捉路径捕捉的数据信号,是上一个时钟周期上升沿数据路径发出的信号。因而是在不同的时钟沿的分析。针对保持时间原创 2021-07-26 20:38:04 · 3041 阅读 · 0 评论 -
静态时序圣经翻译版——Static Timing Analysis for Nanometer Designs
静态时序圣经原创 2021-07-23 20:23:03 · 4465 阅读 · 0 评论 -
perl脚本编写——提取文本中的所有数字,单行多次匹配
perl脚本编写——提取文本中的所有数字,单行多次匹配1.题目针对如下的shuzi.txt文件提取文件中所有的数字。abcv125edr345adeh47cvf2.编写思路a.按行读入文件b.全局匹配,匹配到数字存入数组中c.输出所有的数字3.脚本如下open IN,'<','shuzi.txt';while(<IN>){ @shuzi = /(\d+)/g;}foreach $key (@shuzi){ print "$key\n";}close IN;原创 2021-07-23 16:39:24 · 1521 阅读 · 0 评论 -
时钟树综合梳理CTS
时钟树综合梳理CTS时钟树的主要目的是由于时钟网络的扇出过大,导致负载大,延迟比较高,并且不满足设计规则。CTS通过插入反相器或者buffer减小扇出,并且平衡时钟分支上的延时,也就是skew足够的小。时钟树过程中首先最基本的防止DRV:1.最大扇出2.最大负载电容3.最大转换时间4.最大的时钟级数时钟树完成后需要进行一些DRC,timing,将理想时钟改传播的真实时钟。...原创 2021-07-20 13:42:40 · 1391 阅读 · 0 评论 -
Place阶段怎么修setup
Place阶段怎么修setup较大violation三种可能1.floorplan2.模块利用率太高,导致congesting3.设计不合理,retiming较小的violation1.useful skew2.分组设置pathgroup,增加权重route与place相差较大,可能是时钟树skew比较大。...原创 2021-07-20 13:36:01 · 1170 阅读 · 0 评论 -
后端经典学习资源
后端经典学习资源推荐公众号:数字后端IC芯片设计1、STA相关后端最关键的时序分析相关静态时序分析STA合集一静态时序分析STA合集二Timing ECO手修攻略2、后端100题数字后端面试100问(校招版)...原创 2021-07-17 14:27:03 · 315 阅读 · 0 评论 -
SpyGlass工具介绍——可进行sdc检查
SpyGlass主要有五个功能:一款针对verilog的工具1.lint检查2.CDC检查:跨时钟域检查3.LowPower4.约束Constraint检查5.DFT检查1.lint检查检查verilog代码的语法和可综合性2.CDC检查:跨时钟域检查识别各种FIFO和握手信号3.LowPower在未进行DC和PR之前对verilog进行功耗分析4.约束Constraint检查验证SDC文件的正确性5.DFT检查测试ATPG的覆盖率分析...原创 2021-07-16 17:11:24 · 7502 阅读 · 1 评论 -
sdc——逻辑赋值
sdc——逻辑赋值一大家说:天道酬勤,消除焦虑的最好方法就是面对焦虑。我们再sdc中常需要对电路端口进行赋值,主要切换DFT模式,并且选择时钟或选择功能(我理解的选择功能和切换DFT模式是一个意思)。常用语句:set_case_analysis如下两个简单的例子:set_case_analysis 1 [get_ports IDFTTE]set_case_analysis 1 [get_ports IDFTCONFIG[1]]set_case_analysis 0 [get_ports IDF原创 2021-07-16 15:30:42 · 400 阅读 · 0 评论 -
数字IC后端面经整理
公众号数字ICer的面经原创 2021-07-16 14:50:58 · 854 阅读 · 0 评论 -
sdc——设计规则违例
sdc——设计规则违例常在sdc中对设计规则违例进行约束(lib文件会有定义,但在sdc中会更加严格要求)。常用的sdc文件有如下几个命令:1.set_max_transition2.set_max_fanout3.set_max_capacitance4.set_min_capacitance1.set_max_transitiontransition有两种,一种是时钟的transition,一种是数据的transitionset_max_transition 80 [current_d原创 2021-07-15 22:59:45 · 1358 阅读 · 0 评论 -
sdc——时序特例
sdc——时序特例(path exception)时序特例主要分为以下几种:1.set_false_path:2.set_multicycle_path:3.set_max_delay:4.set_min_delay:1.set_false_path:set_false_path是指芯片实际工作并不真实存在或经过的路径。比如某些静态输入信号的路径。这样的path,我们设置false_path之后,工具就不会对这条路径进行时序分析。如下面的sdc脚本:set_false_path -from原创 2021-07-15 22:36:37 · 1632 阅读 · 0 评论 -
sdc——系统接口
sdc——系统接口关于系统接口的sdc命令主要有:1.set_driving_cell 2.set_driving 3.set_load 4.set_input_transition。set_driving:设置输入端的输入电阻,从而得到输入端口的输入延迟。输入电阻越小,驱动能力越强,set_driving的输入电阻不能设置为0,设置为0代表驱动能力为无穷大,意味着transition为0。set_driving 2.0 [get_ports in1]set_driving_cell:和set_d原创 2021-07-15 21:54:10 · 1335 阅读 · 0 评论 -
sdc——input delay,output delay
sdc——input delay,output delayinput delay和ouput delay 描述的是port端口上的约束,或者说是模块间的约束。input delay:输入信号在时钟到达后多久到达模块输入port如下图所示:sdc利用下面的语言描述:set_input_delay 1.0 -clock ck [all inputs]output delay:输出信号在后级模块中需要提前多久准备好。如下图所示:sdc利用下面的语言描述:set_output_delay 2原创 2021-07-15 16:28:58 · 3217 阅读 · 0 评论 -
sdc——时钟
时钟sdc文章目录时钟sdc一、create_clock二、create_generate_clock三、virtual clock四、clock uncertainty五、set_clock_groupssdc里最重要的就是时钟,时钟主要分为waveform,uncertainty和clock。在一个STA时序分析中,除了timing exception,disabled arc,要求寄存器与寄存器间必须满足小于一个时钟周期。因而设计时钟定下来后,寄存器间路径的timing constraints也原创 2021-07-15 15:51:48 · 4004 阅读 · 0 评论 -
sdc概述
sdc概述文章目录sdc概述时序分析基本概念介绍——SDC概述sdc有人认为是standard design constraints,也有人认为是synopsys design constraints,我个人更倾向于后者。sdc是后端芯片设计的命脉,对电路的时序、面积和功耗进行约束。后端timing工程师在编写sdc文件时要非常注意,一个错误的false path或者一个错误的case constant(控制模式类型的常量)都会导致芯片成砖。约束主要分为以下几类:1.芯片工作速度。时钟频率相关,比原创 2021-07-15 00:06:52 · 10740 阅读 · 0 评论 -
EM现象出现的原因及解决办法
EM现象出现的原因及解决办法原创 2021-07-13 22:40:19 · 5848 阅读 · 0 评论 -
串扰产生原因及解决办法
串扰产生原因及解决办法Cross Talk文章目录串扰产生原因及解决办法一、串扰问题概述二、串扰产生原因三、串扰强度影响因素四、串扰的解决办法一、串扰问题概述随着工艺不断进步,金属互连线密度和金属层数不断增加,电源供电电压不断降低,时钟频率越来越快,串扰在信号完整性分析中越来越重要(SI)。二、串扰产生原因串扰描述的是两条或多条信号线产生的耦合现象。对其他线产生影响的线叫作侵略线aggressor net,被其它线所影响的线叫作victim net。由于耦合可能会影响victim net的tr原创 2021-07-07 14:26:50 · 14063 阅读 · 1 评论 -
天线效应产生原因及解决办法
天线效应产生原因及解决办法——Antenna Effect文章目录天线效应产生原因及解决办法——一、产生原因二、天线比率计算三、解决办法3.1 跳线法3.2 插入反向二极管一、产生原因随着集成电路工艺不断发展,金属互连线越来越复杂,金属层数不断增多,栅氧化层厚度越来越薄,天线效应越加严重。芯片生产过程中主要使用离子注入和离子刻蚀,理想状况下应该正负离子总量相等,呈现电中性,但实际上并不相等。悬空的金属线和多晶硅不断吸引这些游离电荷,电荷积累到一定程度便会击穿栅氧化层,使得芯片失效。二、天线比率计原创 2021-07-07 13:32:13 · 18543 阅读 · 0 评论 -
TSMC28nm spice仿真
DC改变了RTL代码的结构,但是逻辑没有改变。比如很调整组合逻辑的位置,但是最终的功能是一样的。文件的后缀名为.svf,该文件用于后面的形式验证,即formalitydont touch:不会穿过logic,可以用于cells, nets, references, 和 designs。你不希望DC优化的地方,都可以用它。main.tcl:1.目录建立设置报告目录 …/rpt/$pro设置输出目录…/outputs/$pro设置工作目录./elab设置log日志目录…/log如果不存在,创建.原创 2021-07-01 21:35:43 · 1523 阅读 · 2 评论 -
逻辑库lib,物理库lef和工艺文件tf的认识
逻辑库lib,物理库lef和工艺文件tf的认识原创 2021-06-30 15:57:26 · 5678 阅读 · 0 评论 -
大疆在线测评
DJI大疆2019在线测评大疆在线测评 - 逻辑题大疆测评攻略大疆官网企业文化原创 2021-06-25 21:44:26 · 9104 阅读 · 0 评论 -
数字后端低功耗
数字后端低功耗 - 多种低功耗技术及其在IC后端布局中的应用 低功耗技术及其后端物理实现–多阈值电压技术原创 2021-06-25 20:10:29 · 714 阅读 · 0 评论 -
DFT——Scan chain/SE,SI,SO 带scan的寄存器
Scan chain/SE,SI,SO 带scan的寄存器原创 2021-06-25 19:46:55 · 1096 阅读 · 0 评论 -
片上偏差模式OCV,AOCV,SOCV
片上偏差模式OCV,AOCV,SOCVOCV:On Chip VariationAOCV:Advance On Chip VariationSOCV:Statistic On Chip Variation一、OCV模式OCV又称片上偏差模式,传统的PVT条件的时序分析仅能表征全局波动。全局波动:整个芯片上的工艺参数波动,又称片间波动...原创 2021-05-27 14:42:29 · 3864 阅读 · 0 评论 -
逻辑综合重点分析
逻辑综合重点解析(Design Compiler篇)原创 2021-06-25 00:25:57 · 239 阅读 · 0 评论