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数字IC
seu他山之石
每天进步一点点~
好记性不如烂笔头~
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disable path和false path的作用与区别
false path和disable path转载 2023-01-05 17:19:32 · 638 阅读 · 0 评论 -
VCD文件
VCD文件以ASCII码的形式记录仿真波形,内容是四值,0,1,x,z。x:不确定态z:高阻态可以用来估计功耗,是一种最准确的分析方式。原创 2021-08-26 19:23:37 · 799 阅读 · 0 评论 -
低电压电路实验设计
低电压电路实验设计文章目录低电压电路实验设计一、S344电路1.1 v0p61.1.1 N = 5001.1.2 N = 10001.1.3 N = 15001.1.4 N = 20001.1.5 N = 30001.1.6 N = 50001.2 v0p71.2.1 N = 5001.2.2 N = 10001.2.3 N = 15001.2.4 N = 20001.2.5 N = 30001.2.6 N = 50001.3 v0p81.3.1 N = 5001.3.2 N = 10001.3.3 N原创 2021-08-26 10:53:21 · 752 阅读 · 0 评论 -
修hold violation时插入buffer和delay cell的位置
应当插入靠近capture path(endpoint)的位置,原因有两点:1.防止对其他路径产生影响,因为会有共同路径,保证只影响关键路径。2.防止DRC问题,因为插入的单元驱动能力比较弱。原创 2021-08-24 00:39:55 · 2079 阅读 · 0 评论 -
为什么ICG常出现setup违规
数字IC后端设计工程师修炼之路如下图所示是一个典型的带有ICG(集成时钟门控单元)的时钟树。ICG连接到的DFF常会有一个反馈信号用以控制ICG的工作状态,但工具本身不会优化这样的路径。launch path delay:a+bcapture path delay:a所以会有一个negative skew对setup不利。所以要让b足够小,因而ICG距离DFF足够近。...原创 2021-08-24 00:36:00 · 1759 阅读 · 0 评论 -
level shifter和isolation cell如何摆放
低功耗实例——isolation cell及level shifter的选择如下四个电压域,确定是否需要isolation,如果需要确定摆放的位置。level shifter:跨电压域都需要使用,因而除了BC,CB都需要。对于位置的话,H2L因为只有Low的电压,因而减少电源走线放置在des。L2H由于level shifter需要两个电压域的电压供电,减少power rail走线,并且出去driving 电流的考虑,选择放在input端(output需要的driving 电流比较大,input需要的原创 2021-08-23 20:32:45 · 3114 阅读 · 0 评论 -
模块级建立时间和保持时间计算
模块级建立时间和保持时间计算题目:分析:clk上的延时对于hold是不利的,对于setup是有利的。而d端的delay对于setup是不利的,对于hold是有利的因而:M_setup = Tsetup + Teor-delay + Tinv-delay = 2 + 2 - 1 = 3nsM_hold = Thold - Teor-delay + Tinv-delay = 2 - 2 +1 = 1ns...原创 2021-08-21 15:11:57 · 274 阅读 · 0 评论 -
芯片尺寸的确定
芯片尺寸的确定在芯片规格定义的时候就会设计到芯片尺寸的确定,一般是后端工程师共同确定尺寸分为两个指标,一个是宽长比一个是面积。面积决定了我们芯片的cost,宽长比决定我们芯片是高瘦型的,矮胖型的还是方形的。主要考虑有以下几个方面:绕线资源,core limit还是IO pad limit,macro和标准单元的面积,memory摆放位置。1.对横向绕线资源匮乏的我们就要选矮胖型芯片设计避免出现routing congestion。2.对于IO pad limit的芯片,因为IO比较多,因而芯片宽长原创 2021-08-20 16:56:25 · 3263 阅读 · 0 评论 -
NVIDIA面经整理
面经及部分答案:英伟达实习生面试 ASIC PD岗面经系列:2020年英伟达ASIC PD岗原创 2021-08-12 23:41:36 · 3697 阅读 · 0 评论 -
floorplan阶段用到的物理单元
floorplan阶段用到的物理单元1.endcap cell / boundary cell:俗称拐角单元。常用于row结尾,row的两边都要加,确保nwell enclosed,形成一个封闭环。或者其它memory,block周围。2.tap cell / welltap cell :闩锁效应...原创 2021-08-11 11:02:17 · 668 阅读 · 0 评论 -
useful skew有什么坏处
useful skew有什么坏处原创 2021-08-10 00:19:32 · 1716 阅读 · 0 评论 -
STA(静态时序分析)和LEC(逻辑一致性检查),为什么还要进行后仿真
STA已经没有问题了,为什么还要进行后仿真原创 2021-08-09 17:08:10 · 2121 阅读 · 0 评论 -
反相器后端版图设计
反相器后端版图设计原创 2021-08-08 01:11:04 · 1874 阅读 · 0 评论 -
晶体管底层器件特性
晶体管底层器件特性阈值电压:区分mos管导通和截止的分界点g:栅;s:源;d:漏如下左图所示,当vgs到达阈值电压时,电路开启。如下右图所示,随着vds变化,电路处于不同工作区。原创 2021-08-07 17:29:05 · 142 阅读 · 0 评论 -
现代工艺常用N阱还是P阱附常见mosfet工艺区别
现代工艺常用N阱还是P阱现代工艺常牺牲PMOS优化NMOS所以常用N阱工艺。Q:为什么牺牲PMOS,优化NMOS?n阱工艺:N阱CMOS工艺采用轻掺杂P型硅晶圆片作为衬底,在衬底上做出N阱,用于制作PMOS晶体管,而在P型硅衬底上制作NMOS晶体管。p阱工艺:p阱CMOS工艺采用N型单晶硅作为衬底,在衬底上做出p阱,用于制作nMOS晶体管,而在n型硅衬底上制作pMOS晶体管。双阱工艺:双阱cmos工艺采用p型硅晶圆片作为衬底,在衬底上做出N阱,用于制作PMOS晶体管,在衬底上做出p阱,用于制作nMO原创 2021-08-07 16:25:49 · 8461 阅读 · 0 评论 -
SPICE仿真原理
SPICE仿真原理SPICE始于伯克利大学,主要将电路元件(mos管和电阻)抽象成数学模型,结合我们的输入网表(定义了单元的连接关系)求解非线性微分方程,得到各个节点的电压和电流。典型mos管的spice模型如下。有一个很大问题就是计算量太大,比较耗时。...原创 2021-08-06 21:40:27 · 2187 阅读 · 0 评论 -
D latch和D 触发器
D latch和D 触发器文章目录D latch和D 触发器D latch(电平触发)D触发器(边缘触发)建立时间保持时间分析D latch(电平触发)如下图所示,用四个与非门搭建一个经典的锁存器电路。G1,G2形成双稳态电路;G3,G4控制数据输出状态。在CP=1时,G3,G4相当于非门的功能,处于透明的状态,将输入进行输出。在CP=0时,G3,G4相当于恒输出1,相当于关闭外界输入,此时处于不透明状态,将数据进行锁存。D触发器(边缘触发)下面是一个典型的主从(master-slave)D原创 2021-08-06 15:46:18 · 7660 阅读 · 0 评论 -
温度反转效应
温度反转效应文章目录温度反转效应概念理解温度反转的原因温度对寄生参数的影响概念理解传统工艺下,随着温度的降低,单元延时随之减小。但是在先进工艺下,随着温度的降低,单元延时反而增加的一个现象叫作温度反转效应,可以用下面的图形形象地刻画。所以最差的延时既可能发生在温度最高的情况,也可能发生在温度最低的时候。温度反转的原因温度对晶体管有两个影响,一个是晶体管阈值电压,一个是晶体管的迁移率。随着温度降低,晶体管阈值电压增高,晶体管的迁移率提高。但是阈值电压增高会使延时变大,迁移率增加会使延时变小,因而说明原创 2021-08-05 21:55:03 · 5948 阅读 · 1 评论 -
N中后端常见面试题
N中后端常见面试题1.DC流程Design Complier流程link library 、target library、symbol library、synthetic library对照分析-基础小知识(九)2.原创 2021-08-05 21:04:13 · 209 阅读 · 0 评论 -
低电压路径时序分析——RPbest
低电压路径时序分析——RPbest电路电压RP值S3440p45R=3;p=3S3440p7R=4;p=3S3441p1R=1;p=7原创 2021-08-04 16:12:49 · 249 阅读 · 0 评论 -
多种指令架构集(ISA)对比
多种指令架构集(ISA)对比指令集开源复杂指令集(CSIC)/精简指令集(RSIC)特点X86不开源CSIC多用于平板电脑PCARM不开源RISC多用安卓手机架构MIPS2019年开源RISC多用于机顶盒、网关RISCV开源生态RISC比较年轻,多用于智能穿戴,前景广阔,如平头哥玄铁CPU使用RISCV架构...原创 2021-08-02 23:38:36 · 417 阅读 · 0 评论 -
时钟树的latency为什么要尽量小
时钟树的latency为什么要尽量小主要有两点原因:(latency大说明路径上的buf或者inv比较多)1.延迟大,说明CTS功耗会比较大2.latency大,收到OCV的影响比较大原创 2021-08-02 20:54:55 · 1812 阅读 · 0 评论 -
低功耗设计——门控时钟
低功耗设计——门控时钟芯片设计进阶之路——门控时钟原创 2021-08-01 00:51:46 · 405 阅读 · 0 评论 -
时钟树结构
时钟树结构H树90°,扇出为2.X树非90°扇出为4原创 2021-07-30 11:52:25 · 719 阅读 · 0 评论 -
为什么signoff时候transition满足要求
为什么signoff时候transition满足要求主要是因为我们库里面的查找表的范围是固定的,不能超过它的范围值。原创 2021-07-30 00:38:32 · 316 阅读 · 0 评论 -
SI(crosstalk)对common path的影响(CPPR)
SI(crosstalk)对common path的影响(CPPR)文章目录SI(crosstalk)对common path的影响(CPPR)一、建立时间和保持时间二、对CPPR的common path的分析三、multicycle path周期的设定一、建立时间和保持时间建立时间:数据在时钟信号到来之前需要保持的时间保持时间:数据信号在时钟信号到来之后需要保持的时间针对建立时间进行分析:捕捉路径捕捉的数据信号,是上一个时钟周期上升沿数据路径发出的信号。因而是在不同的时钟沿的分析。针对保持时间原创 2021-07-26 20:38:04 · 3030 阅读 · 0 评论 -
静态时序圣经翻译版——Static Timing Analysis for Nanometer Designs
静态时序圣经原创 2021-07-23 20:23:03 · 4410 阅读 · 0 评论 -
perl脚本编写——提取文本中的所有数字,单行多次匹配
perl脚本编写——提取文本中的所有数字,单行多次匹配1.题目针对如下的shuzi.txt文件提取文件中所有的数字。abcv125edr345adeh47cvf2.编写思路a.按行读入文件b.全局匹配,匹配到数字存入数组中c.输出所有的数字3.脚本如下open IN,'<','shuzi.txt';while(<IN>){ @shuzi = /(\d+)/g;}foreach $key (@shuzi){ print "$key\n";}close IN;原创 2021-07-23 16:39:24 · 1519 阅读 · 0 评论 -
时钟树综合梳理CTS
时钟树综合梳理CTS时钟树的主要目的是由于时钟网络的扇出过大,导致负载大,延迟比较高,并且不满足设计规则。CTS通过插入反相器或者buffer减小扇出,并且平衡时钟分支上的延时,也就是skew足够的小。时钟树过程中首先最基本的防止DRV:1.最大扇出2.最大负载电容3.最大转换时间4.最大的时钟级数时钟树完成后需要进行一些DRC,timing,将理想时钟改传播的真实时钟。...原创 2021-07-20 13:42:40 · 1390 阅读 · 0 评论 -
Place阶段怎么修setup
Place阶段怎么修setup较大violation三种可能1.floorplan2.模块利用率太高,导致congesting3.设计不合理,retiming较小的violation1.useful skew2.分组设置pathgroup,增加权重route与place相差较大,可能是时钟树skew比较大。...原创 2021-07-20 13:36:01 · 1161 阅读 · 0 评论 -
后端经典学习资源
后端经典学习资源推荐公众号:数字后端IC芯片设计1、STA相关后端最关键的时序分析相关静态时序分析STA合集一静态时序分析STA合集二Timing ECO手修攻略2、后端100题数字后端面试100问(校招版)...原创 2021-07-17 14:27:03 · 315 阅读 · 0 评论 -
SpyGlass工具介绍——可进行sdc检查
SpyGlass主要有五个功能:一款针对verilog的工具1.lint检查2.CDC检查:跨时钟域检查3.LowPower4.约束Constraint检查5.DFT检查1.lint检查检查verilog代码的语法和可综合性2.CDC检查:跨时钟域检查识别各种FIFO和握手信号3.LowPower在未进行DC和PR之前对verilog进行功耗分析4.约束Constraint检查验证SDC文件的正确性5.DFT检查测试ATPG的覆盖率分析...原创 2021-07-16 17:11:24 · 7446 阅读 · 1 评论 -
sdc——逻辑赋值
sdc——逻辑赋值一大家说:天道酬勤,消除焦虑的最好方法就是面对焦虑。我们再sdc中常需要对电路端口进行赋值,主要切换DFT模式,并且选择时钟或选择功能(我理解的选择功能和切换DFT模式是一个意思)。常用语句:set_case_analysis如下两个简单的例子:set_case_analysis 1 [get_ports IDFTTE]set_case_analysis 1 [get_ports IDFTCONFIG[1]]set_case_analysis 0 [get_ports IDF原创 2021-07-16 15:30:42 · 397 阅读 · 0 评论 -
数字IC后端面经整理
公众号数字ICer的面经原创 2021-07-16 14:50:58 · 854 阅读 · 0 评论 -
sdc——设计规则违例
sdc——设计规则违例常在sdc中对设计规则违例进行约束(lib文件会有定义,但在sdc中会更加严格要求)。常用的sdc文件有如下几个命令:1.set_max_transition2.set_max_fanout3.set_max_capacitance4.set_min_capacitance1.set_max_transitiontransition有两种,一种是时钟的transition,一种是数据的transitionset_max_transition 80 [current_d原创 2021-07-15 22:59:45 · 1350 阅读 · 0 评论 -
sdc——时序特例
sdc——时序特例(path exception)时序特例主要分为以下几种:1.set_false_path:2.set_multicycle_path:3.set_max_delay:4.set_min_delay:1.set_false_path:set_false_path是指芯片实际工作并不真实存在或经过的路径。比如某些静态输入信号的路径。这样的path,我们设置false_path之后,工具就不会对这条路径进行时序分析。如下面的sdc脚本:set_false_path -from原创 2021-07-15 22:36:37 · 1615 阅读 · 0 评论 -
sdc——系统接口
sdc——系统接口关于系统接口的sdc命令主要有:1.set_driving_cell 2.set_driving 3.set_load 4.set_input_transition。set_driving:设置输入端的输入电阻,从而得到输入端口的输入延迟。输入电阻越小,驱动能力越强,set_driving的输入电阻不能设置为0,设置为0代表驱动能力为无穷大,意味着transition为0。set_driving 2.0 [get_ports in1]set_driving_cell:和set_d原创 2021-07-15 21:54:10 · 1332 阅读 · 0 评论 -
sdc——input delay,output delay
sdc——input delay,output delayinput delay和ouput delay 描述的是port端口上的约束,或者说是模块间的约束。input delay:输入信号在时钟到达后多久到达模块输入port如下图所示:sdc利用下面的语言描述:set_input_delay 1.0 -clock ck [all inputs]output delay:输出信号在后级模块中需要提前多久准备好。如下图所示:sdc利用下面的语言描述:set_output_delay 2原创 2021-07-15 16:28:58 · 3196 阅读 · 0 评论 -
sdc——时钟
时钟sdc文章目录时钟sdc一、create_clock二、create_generate_clock三、virtual clock四、clock uncertainty五、set_clock_groupssdc里最重要的就是时钟,时钟主要分为waveform,uncertainty和clock。在一个STA时序分析中,除了timing exception,disabled arc,要求寄存器与寄存器间必须满足小于一个时钟周期。因而设计时钟定下来后,寄存器间路径的timing constraints也原创 2021-07-15 15:51:48 · 3993 阅读 · 0 评论 -
sdc概述
sdc概述文章目录sdc概述时序分析基本概念介绍——SDC概述sdc有人认为是standard design constraints,也有人认为是synopsys design constraints,我个人更倾向于后者。sdc是后端芯片设计的命脉,对电路的时序、面积和功耗进行约束。后端timing工程师在编写sdc文件时要非常注意,一个错误的false path或者一个错误的case constant(控制模式类型的常量)都会导致芯片成砖。约束主要分为以下几类:1.芯片工作速度。时钟频率相关,比原创 2021-07-15 00:06:52 · 10689 阅读 · 0 评论