本文详细介绍了SDC（时序约束）中的时钟概念，包括create_clock用于定义主时钟，create_generate_clock用于生成派生时钟，以及virtual clock在虚拟时钟上的应用。同时阐述了clock uncertainty对时序分析的影响，并提到了set_clock_groups对于时钟组分类的重要性。通过例子和命令解析，帮助读者深入理解时钟在静态时序分析中的作用。
sdc——时钟
文章目录
sdc里最重要的就是时钟，时钟主要分为waveform，uncertainty和clock。
在一个STA时序分析中，除了timing exception，disabled arc，要求寄存器与寄存器间必须满足小于一个时钟周期。因而设计时钟定下来后，寄存器间路径的timing constraints也就定下来了。
几条主要的时钟命令如下：
create_clock
create_generated_clock
set_clock_uncertainty
set_clock_groups
针对以上几条命令逐一分析。
一、create_clock
create_clock主要定义时钟的源端，周期和占空比
如下图所示时钟波形
描述成sdc就是：
create_clock -name SYSCLK -period 20 -waveform {0 5} [get_ports SCLK]
-waveform 后面跟{risetime falltime risetime falltime…}
如果未指定-waveform那么默认是50%占空比的周期信号
create_clock 生成的时钟又被称为master clock。
二、create_generate_clock
从master_clock生成的时钟叫作ge
最低0.47元/天 解锁文章
5417
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
