VCS 视频教程 笔记 第一课

最新推荐文章于 2024-09-01 23:56:06 发布
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分类专栏： VCS
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这篇博客介绍了Verilog仿真中的事件队列原理，强调了不同仿真器可能产生的差异。详细阐述了VCS仿真器的工作流程，包括active、inactive、nonblocking assign和monitor等区域。还讨论了在Verilog代码中避免使用阻塞性赋值和#0语句的规范，并提到了VCS的编译和运行时命令选项。此外，提到了DesignWare库的使用及定义`define的三种方法。
摘要由CSDN通过智能技术生成

第一课

 

仿真事件队列

  • Verilog内建仿真规范

同一个代码在不同的仿真器当中，或者同一个仿真器的不同版本结果可能是不同的，因为仿真器的内建规范不同。

verilog的仿真队列如上图所示：

1.VCS首先会读取所有的initial和always block，并执行一些没有延时的语句。

2.将时间设置成t=0

3.进入active region：（1）首先执行原语（包括UDP即用户定义的原语），例如简单的与门或门、上拉下拉等。

                                    （2）$display

                                    （3）continuous assignments例如assign

                                    （4）阻塞赋值，先计算右边的表达式再赋给左边

***非阻塞赋值在这个部分只

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qq_38453556
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