Xilinx GTX/GTH时钟篇（7系列）

最新推荐文章于 2024-08-20 11:47:31 发布
最新推荐文章于 2024-08-20 11:47:31 发布
阅读量1.3w 收藏 106
点赞数 11
分类专栏： xilinx_GTH基础知识与应用 文章标签： xilinx GTX/GTH时钟篇
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_38820283/article/details/99705758
版权

Xilinx GTX/GTH时钟篇（7系列）
时钟选择是整个GTX使用的重点，通常调试出现问题很多原因都是出现在时钟方面。这个章节描述GTH时钟的重点内容。
GTH可以使用相邻QUAD的参考时钟，如下图所示QUAD2可以使用QUAD1和QUAD3的参考时钟。
在这里插入图片描述

一个QUAD的时钟系统如下图所示。

在这里插入图片描述

时钟的独立性：TX/RX的时钟独立，channel 时钟的独立，QUAD时钟的独立。
时钟的可选择性：TX/RX的时钟可选，channel 时钟的可选，QUAD时钟的可选。
CPLL通常用于低速率传输通常在3.125G以下，QPLL通常用于高速率传输，QPLL的时钟更加精确，原则是能用QPLL就不用CPLL。

时钟的选择以QPLL为例子
在这里插入图片描述
CPLLREFCLKSEL[2:0]/QPLLREFCLKSEL[2:0]
在这里插入图片描述
这里有一点需要注意的是：VIVADO2017.4 及其后续版本的V

最低0.47元/天 解锁文章
谁时我们的朋友
关注
专栏目录
Xilinx FPGA 7系列 GTX/GTH Transceivers (1)
baidu_34971492的博客
09-14 2908
GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，等，他们的速度越来越高，应用场景也越来越高端。。。7系列FPGA GTX和GTH收发器是功率高效的收发器，的线路速率，。GTX/GTH收发器具有高度可配置性，并与FPGA的可编程逻辑资源紧密集成。
Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT
baidu_34971492的博客
09-14 946
IBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGA GTX收发器的演示平台。可参数化以使用不同GTX收发器和时钟拓扑，IBERT核心也可以定制使用不同的线速率、参考时钟速率和逻辑宽度。数据模式生成器和每个所需的GTX收发器都包含了检查程序，给出了几个不同的伪随机二进制序列（PRBS）和要在信道上发送的时钟模式。此外，GTX收发器的配置和调谐可通过逻辑访问其与GTX收发器的动态重新配置端口（DRP）端口通信，以更改属性设置，以及控制端口上的值的寄存器。
xilinx器件系统时钟接在GTX时钟问题解决
u010622167的博客
11-06 3025
xilinx A7器件，第一次遇到由GTX时钟做系统时钟，尝试输入MMCM产生其他时钟，遇到问题，记录下解决过程。
Xilinx FPGA 7系列 GTX/GTH Transceivers
最新发布
baidu_34971492的博客
08-20 1112
1概述Xilinx 7系列FPGA全系所支持的GT，GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，GT的意思是Gigabyte Transceiver，G比特收发器。不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，低端的A7由GTP，K7有GTX，V7有GTH，GTZ被用于少数V7系列，更...
基于VC709构建FPGA开发学习平台(三)-GTH的参考时钟
bitart的博客
03-22 643
详细介绍VC709板卡的GT_REFCLK时钟方案，包含SI5324的配置过程与数据
xilinx GTX 时钟详解
qq_36613247的博客
03-15 3076
GTX/GTH Transmitter包括一个TX缓冲器和一个TX相位校准电路，以解决XCLK和TXUSRCLK域之间的相位差异。所有的TX数据路径必须使用TX缓冲器或TX相位对准电路。GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。RX/TXPLLREFCLK：选中，RX/TXOUTCLK由参考时钟生成，否则选择合适的RX/TXOUTCLK。下面一堆选项具体配置可看图。Tx off: 选择此选项将禁用收发器的TX路径。
XILINX GTX学习笔记
星旭的博客
07-15 9714
首先更新一下最近的状态： 最近换工作了，今天第一天上班，上午办理了入职手续，下午就接到了试用期的工作任务，主要是底层的接口开发，目前第一个工作就是实现ZYNQ的GTX数据传输，还有千兆以太网、SPI、I2C、UART、DDR3这些都是在PS端，感觉压力还是有点大啊，以前从来没有玩过ZYNQ的我这些天必须要好好学习了。 1. [https://blog.csdn.net/weixin_422295...
FPGA - Xilinx系列高速收发器---GTX
博客
05-14 4504
（9）IP核生成完成打开官方Example DesignGT高速收发器的IP Example已经具有相当完备的功能，但是GT IP 核端口信号非常多，乱七八糟的信号也多，可以使用官方的文件封装 一个非常简洁明了、看着非常舒服的用户端信号出来如下图：修改gtwizard_0_exdes.v文件，加入用户端接受和发送相关信号就实现上述框架！
Xilinx FPGA 7系列 GTX/GTH Transceivers (5）-- Aurora 8b10b 信号传输实战--小试牛刀
baidu_34971492的博客
09-26 853
使用GTX传输高速ADC或者FPGA内部数字信号处理产生的高速信号（一般10G左右），采用GTX在芯片之间或者板级光纤连接等，快捷方便高效。1，data_gen类似高速adc ,产生5M采样率 32bit位宽的sine波，这个实际0.16G,远低于GTX的传输能力。2，data_gen 产生的数据首先写入异步fifo里，等待GTX时钟端的frame_gen读取。3，frame_gen 读取异步fifo的数据后进行组包后发送数据。
XILINX_UltraScale_Plus_GTY_GTH_2D_RX_Margin_Analysis_cn.rar
12-08
XILINX_UltraScale_Plus_GTY_GTH_2D_RX_Margin_Analysis_cn
Xilinx FPGA 7系列 GTX/GTH Transceivers (3） Aurora 8b10b
baidu_34971492的博客
09-22 678
跑通官方历程。检测发送数据与接收收据一致。1、收到的数据无规律：检查tx_dis是否拉低，光模块是否频率匹配；2、数据接收不到：请检查IP配置。其他可能会遇到的问题：使用1.25G光模块，根据本教程配置无法使用。本教程用的10G光模块做的教程，大家根据手头的光模块确认一下。一定要配置速率和实际光模块速率要一致！！！另外，我们配送的光纤线可能是分开的单根，也可能是不能分开，单口自收自发需要分开的，方便单口测试，大家双口测试，要交叉连接，也就是光口1的TX接光口2的RX。
Xilinx FPGA平台GTX简易使用教程（二）GTX时钟篇
数字IC/FPGA杂货铺，找一找，或许有你想要的~
11-24 1万+
时钟就是脉搏，能否工作全靠它！
详解GTX时钟及共享部分（高速收发器一）
weixin_50810761的博客
04-28 3848
本文深入探讨了Xilinx GTX收发器的时钟及共享部分，包括GTX整体结构、输入时钟处理、QPLL与CPLL的使用条件、时钟信号的流向和配置，以及动态重配置的时钟信号。强调了在高速数据传输中，正确配置和管理时钟信号的重要性。
Xilinx FPGA平台GTX简易使用教程（五）GTX收发测试及示例工程介绍
数字IC/FPGA杂货铺，找一找，或许有你想要的~
11-28 1万+
GTX IP配置完了，你不得搞个回环测试一番？
基于XILINX FPGA芯片高速串行接口GTX学习笔记
热门推荐
weixin_44987757的博客
12-04 2万+
前言： 年底了，换工作为了准备面试，综合全网各路老鸟的优质博客加上一些自己的理解，整理了如下学习笔记；蛮开心入职了自己满意的单位，分享出来，希望大家都有所收获。 吉比特收发器（MGT）是吉比特级串行器/解串器（SERDES）的别名。赛灵思7系列FPGA内部集成了能实现高速数据收发RocketI/O模块，采用了CML高速电平逻辑、CDR、线路编码（8B／10B）和预加重等技术的RocketI/O硬核模块，可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响，从而使传输速率进一步提高，可用于实现吉比特以太网
深入解析GTX收发器的时钟架构与数据位宽关系（高速收发器四）
weixin_50810761的博客
05-13 1586
本文详细解析了GTX收发器的时钟系统，包括参考时钟、USRCLK、USRCLK2等信号间的关联。文章利用手册框图，阐释了时钟信号的生成流程，从外部参考时钟的输入、转换，到QPLL或CPLL的驱动。重点分析了并串转换PISO的时钟分频与数据位宽的关系，以及TXUSRCLK与TXUSRCLK2频率的匹配问题。同时，讨论了接收通道中CDR的时钟恢复机制，说明了其在数据采集稳定性中的重要性。通过这些分析，文章旨在帮助读者更清晰地理解GTX收发器时钟管理的复杂性，通过框图直观掌握其工作原理。
FPGA Xilinx 7系列高速收发器GTX通信
Crazzy_M的博客
10-30 1万+
Xilinx 7系列高速收发器GTX 说明： FPGA: TX端_zynq(7z035) RX端_zynq(7z100)。 两个FPGA通过SFP(光纤)接口相连进行GTX的通信。 环境：Vivado2018.2。 IP核：7 Series FPGAs Transceivers Wizard(3.6) SFP模块： 硬件连接示意图： 文章目录1.IP核配置前熟悉原理图TX端RX端2.GTX收发器解析TX端RX端3. IP核配置TX端IP配置RX端IP配置4.生成IP Example 工程并做相应修改TX
Xilinx 7系列FPGA GTX/GTH高速收发器技术手册
"7系列高速收发数据手册是关于Xilinx 7 Series FPGAs中的GTX和GTH高速收发模块的用户指南，详细介绍了这些高性能、低功耗的收发器，支持500 Mb/s到12.5 Gb/s（GTX）以及13.1 Gb/s（GTH）的数据速率。手册涵盖了各种...
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值