qq_40113966的博客

没事看看文档总是可以学到很多新东西，提炼精华,方便复习。

以FIFO （当容量较小而使用寄存器作为存储部分）设计为例，虽然理论上可以使用比较简单的数据表项逐次移位的方式，实现FIFO 的先入先出功能，但是却应该使用维护读写指针的方式（数据表项寄存器则不用移位）实现先入先出的功能。因为数据表项逐次移位的方式会造成寄存器的大量翻转，相比而言，，因此应该优先采用此方法。

(3) Nets：同一个Cell 中，从输入pin 到输出pin 经过的逻辑。注意，网表中连接两个相邻Cell 的连线不被看作Net，而被看作同一个点，等价于Cell 的pin。虽然连接两个相邻Cell 的连线不被看作Net，但这个连线还是有其物理意义的，即等价于FPGA 器件中的一段布线逻辑，会引入一定的延迟。(1) Cells ：器件中的基本结构单元( 例如，查找表、寄存器、IO 单元、PLL 、存储器块等)。注意：这里的Pins 不包括器件的输入输出引脚。对应已经分配的器件引脚。

aix burst address

axi学习记录

4 位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 4 位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] o.....

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简单的二分频

APB相关知识总结，主要源于APB官方协议

异步fifo

同步FIFO

SRAM

用Verilog消除毛刺glitch：

移位寄存器

用状态机实现仲裁器电路

FSM类型介绍及0101序列检测的code、sim