【EDA Synopsys工具】Design Compiler基础使用

视频笔记，来源b站

1. 打开DC

dc_shell  #命令行模式，后续操作基于该模式下
design_vision #这是有GUI界面的

2. 读取Verilog文件

read_verilog count_6.v 

3. 建立库

#设置连接库(link library)
set_app_var link_library  smic18_ff.db  #台积电的用例库
#设置工艺库(target library)
set_app_var target_library  smic18_ff.db

check_design #检查模块情况，是否存在错误，此处可检查一下

4. 时序约束

#设置时钟周期
create_clock "$clk" -period 10 #设置时钟周期为10ns，$clk与module的时钟保持一致
#设置clock_skew
set_clock_uncertainty -setup 0.15 [get_ports $clk] #此处$clk同上要求
#设置传输时延
set_clock_transistion 0.12 [get_clocks $clk]
#设置输入时延
set_input_delay -max 3 -clock $clk [get_ports $other_input] # $other_input为除了clk外其他输入端口
#设置输出时延
set_output_delay -max 3 -clock $clk [all_outputs] # all_outputs表示所有的输出端口

check_design #检查模块情况，是否存在错误，此处可再次检查一下

5. 编译

compile

6. 报告

#时序报告
report_timing  #可以从slack中返回上一步的create_clock "$clk" -period 10 设置合理的时钟周期。MET为合理；VIOLATED为不合理
#时钟信息报告
report_clock

7. 输出文件

#输出约束条件
write_sdc xxx.sdc
#输出时延信息
write_sdf xxx.sdf
#输出网表文件
write_file -format verilog -output xxx_netlist.v