FPGA初级工程师自学

组合逻辑环路
地位：FPGA设计的禁忌
原理：输出经过组合逻辑之后重新反馈到输入
危害：
1、组合逻辑环路违反了同步设计原则，很容易产生振荡，毛刺和时序违规，从而使整个系统变得极不稳定。
关键词：同步设计原则 震荡 不稳定
2、组合逻辑环路实现的逻辑功能完全依赖于环路上的逻辑门延迟和布线延迟，如果这些延迟发生变化，原来的逻辑功能将会发生彻底的改变，而且改变后的功能很难预测，所以这种设计基本没有可移植性。
关键词：逻辑功能 环路 逻辑门延迟 布线延迟 电路不具有可移植性
3、组合逻辑环路会使设计软件进入无尽的环路计算中，为了完成计算，一些EDA工具会将环路割断，而不同的EDA软件对环路割断处理的过程是不尽相同的，这种过程不但使电路的实现偏离了最初的设计意图，而且使电路的实现呈现不确定性。另外，还有一些EDA工具都会将组合逻辑环路定义为一种设计错误，如果设计中存在这种逻辑，编译过程会报错，强制用户进行修改。
关键词：设计软件 环路计算 环路割断 设计的不确定性 编译报错