FIFO设计核心问题

1.什么是FIFO？

FIFO (First-In-First-Out) 是一种先进先出的数据交互方式，在数字ASIC设计中常常被使用。FIFO按工作时钟域的不同又可以分为：同步FIFO和异步FIFO。

使用异步FIFO可以在两个不同的时钟域之间快速而方便的传输数据，起到跨时钟域处理的作用。经常用于处理跨时钟域的问题。对于不同宽度的数据接口也可以采用FIFO进行缓冲，如8位输入，16位输出。

拓展：与此有关的另一个概念是堆栈也就是LIFO（last-in, first-out），在单片机中堆栈常用于函数调用、中断切换时保存和恢复现场数据。

本质上FIFO就是一个双端口的RAM加上一些外部控制信号组成的，目的就是对这个RAM内的数据进行读写操作。

2. FIFO中的RAM在Verilog中如何建模？

RAM在verilog中可以建模为一个二维数组

reg [WIDTH-1:0] mem [DEPTH-1:0];

这里reg [WIDTH-1:0]定义了存储器中每一个存储单元的大小，而mem后面的[DEPTH-1:0]则定义了该存储器中有多少个这样的存储单元。

3. FIFO如何判断空满？

对于同步FIFO可以用两种方法来判断

第一种是维护一个计数器，计数器的值代表RAM中当前有几个数据。

　　（1）当只有写操作时，FIFO Count加1；只有读操作是，FIFO Count减1；其他情况下，FIFO Count保持；

　　（2）当FIFO Count为0时，说明FIFO为空

　　（3）当FIFO Count等于FIFO_DEPTH时，说明FIFO已满

这种方法设计比较简单，但是需要的额外的计数器，就会产生额外的资源，而且当FIFO比较大时，会降低FIFO最终可以达到的速度。

第二种是根据读写地址来判断

“读空” 标志的产生比较好理解，如果读指针=写指针，说明FIFO就已经读空了，意思是读指针赶上了写指针，那么