啦啦啦啦啦

本文总结常用的VCS命令行选项，并提供两个简单的脚本，用于简单的仿真。第一个脚本用于笔者学习systemverilog时相关脚本。另一个是VCS+Verdi联合仿真的demo这里写目录标题1.命令行选项介绍2.仿真脚本demo12.仿真脚本demo21.命令行选项介绍命令行选项解释-R编译后，立即执行仿真 ./simv+v2k支持verilog 2001标准-sverilog支持SV语言-gui启用DVE图形界面-f file文件包含一个源文件.

本文用于记录学习VCS-Lab1的学习记录，笔者使用的公司的服务器，因此这里不进行软件安装的介绍，lab的获取eetop上随便下载一个就可以使用0，工具的安装这里分享几篇博文VCS+Verdi 安装及破解过程(Ubuntu)【1】vcs2018安装成功经验分享Ubuntu 16.04 VCS+Verdi安装1，lab1 -parta使用lab可以根据执行相关指令>vcs addertb.v fa.v add4.v add8.v -l read.log +v2k -debug_all.

本文参考Verification with VCS Workshop的讲义，简单对理解的进行总结1，VCS is？什么是VCS （Verilog Compiled simulator）就是Verilog的编译仿真器，使用类似于我们常用的modelsim。其兼容 IEEE-1364，支持多种抽象级别的仿真。简单的验证流程如下图所示Compiler 生成优化后的仿真可执行文件Simulator 执行用户的测试文件，报告仿真结果Debugger 提供基于文本的命令行接口Command Line.