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IC综合专栏博文实现计划分为理论篇&实践篇。两者相互结合补充。本系列为笔者自己学习总结的，难免会有不足，有问题欢迎指出交流。

DC在综合的时候有三步，翻译映射与优化，本文总结优化是在做什么。首先优化有如下三个阶段，结构优化，逻辑优化，门级优化。三种不同阶段的优化有着明显的层次，下面将对其进一步解释。架构层次的优化首先先看一个例子，使用该例子引出几种优化方式。算数操作的几个思考代码如下所示对于上述的几行代码，可以有如下的思考：1，“+”符号表示那种类型的电路？2，那种类型的加法器应该被综合？3，最后多少加法器将会出现在最后的电路中？

前面介绍了STA部分，综合库的内容结束了基础部分，接下来是DC的使用篇。该部分首先会介绍DC的流程，然后对时序部分进行介绍，接下来是环境属性与较为复杂的时序约束的介绍。期间会有与之对应的dc_labs来帮助进行理解。dc_labs将会同步更新在对应的专栏下。需要结合起来进行学习！本文将会首先回顾DC在IC flow中的位置与作用，然后介绍相关DC的理论，最后是实践部分，该实践部分使用的是lab 1中的内容。DC Synthesis 综述部分DC Synthesis是IC设计前端与后端的分界线，或者.

综述Synopsys_工艺库格式是事实上的库标准。对库格式和延时计算方法的基本理解是成功综合的关键Synopsys工艺库可分为两大类：逻辑库：包含仅与综合过程有关的信息且通过DC用于设计的综合和优化。如pin到pin的时序、面积、引脚类型等物理库：包含单元的物理特征，如物理尺寸、层信息、单元方位等。半导体厂商提供给我们DC兼容的工艺技术库——综合库来进行逻辑综合。大多数情况下，半导体厂商提供二进制格式的.db文件，也有可能只提供文本(ASCII)格式的.lib文件，或两者。DC使用的综合库必须是.d

在前一部分介绍了什么是STA，STA在数字IC设计流程中的位置，优点。该博文继续介绍STA，先通过一个简单的例子来引入，然后介绍一些STA的有关定义。我们的目的是为了建立一个模型，将我们的Verilog HDL语言综合的Schematic原理图转换为数学模型，这样就能使用计算机来进行分析时序。从而可以保证时序收敛。引例先看下面一个例子，先做一个简单的介绍，有没有接触过的定义会在后面进行介绍，主要是通过引例使得后面的定义更好理解。可以暂时不需要理解，但是看完本后可以通过这个引例来进一步进行学习。下面的.

本文是DC笔记系列的第一篇，也是第一次来尝试写这种系列文章，有不足的地方非常欢迎同学们指出，该部分主要介绍什么是STA，有一个感性的认识，了解其使用的好处，什么地方再用，怎么用等。是基础部分的第一篇~主要分三个部分，什么是STA，CMOS数字设计中STA的使用于STA的局限性三个部分展开，参考《Static Timing Analysis for Nanometer Designs 》（第一章）的内容。什么是STA静态时序分析（简称STA）是用来验证数字设计时序的技术之一。下面将就时序与验证两个部.