啦啦啦啦啦

栏目说明专栏主要提供sv_labs学习过程中笔者认为比较重要的点以及相关延申。本文假设读者已经具有相关语言的背景。不会过分纠结语言本身，但会重点对于一些语言进行理解。语言的理解见笔者的另外一个专栏System Verilog自学笔记。网上的资料也很多，本文会在其他参考中给出部分的资料清单。本系列的重点会放在一些比较细的语法使用，具体语法意义的理解上，环境的搭建，笔者自己的学习理解等。道阻且长…愿本系列博文能对您的学习有所帮助。算是总结自己学习的过程，也算是一种分享。有问题欢迎留言指出。万分感谢~博

本文延续前一篇sv_labs学习笔记——sv_lab5_上(System Verilog），进一步学习完善lab5的内容sv_labs学习笔记——sv_lab5_下(System Verilog）lab5 Braod Spectrum Verfication（下）思路梳理代码分析Packet.svReceiverBase.svReceiver.svScoreboard.svlab5 Braod Spectrum Verfication（下）思路梳理计划本博文实现Packet的介绍，Reciver.

lab5 Braod Spectrum Verfication

sv_labs学习笔记——sv_lab3（System Verilog）lab4 OOP encapsulation实验概述任务代码解析Packat实现与理解语法点解析extern`ifndef 宏定义的使用this.name = name;$sformatf随机约束主程序的实现与理解语法点解析`includeref 的理解参考lab4 OOP encapsulation实验概述OOP encapsulation意为面向对象封装。Lab4做的事情就是将一些成组的信息封装成一个Packet类。然后调用类

这里我们在前两个lab的基础上继续完善，搭建一个数据接受的功能。在lab2 中我们实现了相关发送信息的打印，选择发送接受的端口，完善发送时序，在这一小节中将实现对端口发送数据的回收，然后进行比较发送的数据与预期是否一致。sv_labs学习笔记——sv_lab3（System Verilog）实验概述实验概述...

sv_labs学习笔记——sv_lab2（System Verilog）lab2DUT接口时序简述需要完成的任务代码分析相关语法解释$urandom_range(,)$urandomforeach添加信息打印lab2DUT接口时序简述我们首先了解下接口的时序。首先是输入信号，然后是输出接口的信号。输入接口时序输出接口时序简单叙述下时序的一些要点。首先是输入信号，我们看到先是发送地址，需要在发送的时候拉低frame_n，然后在发送一个地址，4bit，这个时候不关心vaild_n信号。但是建

概述首先明确实验的DUT(Design Under Test)的大致功能，然后我们再进一步进行下面的实验内容。如下图是DUT的一个基本的示意图。带仿真的是一个router(路由器)，接口相关的信息图下所示。通过发送激励来观察输出是否与预期保持一致。看起来接口命名还是很清楚的，后续有需要再对DUT进行进一步的解释（因为验证我们并不一定要非常清楚这个模块的功能，但是我们需要明白接口的基本协议，也就是接口的时序，我们会在后续有关lab中给出时序图）。基本功能就是将任意一个输入口的数据送到任意一路的输出。对于该笔